Artikel-ID: 000074150 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.06.2020

Warum gibt eine DCFIFO-IP-Ausgabe falsche Daten an der Show-Ahead-Ausgabe oder beim ersten Lesevorgang nach dem Zurücksetzen durch aclr in Intel® Stratix® 10 Gerät aus?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund der Art der DCFIFO-IP in Intel® Stratix® 10 Gerät können bei der Show-Ahead-Ausgabe oder beim ersten Lesevorgang nach dem Zurücksetzen durch aclr falsche Daten beobachtet werden.  Dieses Problem wird nur beobachtet, wenn eine Randbedingung zwischen der Aclr-Deassertion und dem ansteigenden Rdclk-Rand auftritt.

Lösung

Verwenden Sie "Schaltkreis hinzufügen", um die "aclr"-Eingabe mit der Option "rdclk" aus dem FIFO-Parametereditor zu synchronisieren, oder setzen Sie den READ_ACLR_SYNCH Parameter auf ON.

Siehe auch FIFO Synchronous Clear and Synchronous Clear Effect of Intel® Stratix® 10 Embedded Memory User Guide Version 2020.11.13 und neuer.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.