Beschreibung
Aufgrund eines Problems in Intel® Quartus® Prime Software Version 20.1 Pro Edition und Standard Edition und früher, kann es sein, dass die generische Serial Flash Interface Intel FPGA IP im Write Enable Betrieb nicht nCS deassert, wenn beide folgenden Bedingungen erfüllt sind.
- Mehrere Speicheroperationen werden in enger Folge vom CSR-Port angewiesen
- Ein Lesespeicherregister-Vorgang wie Lesestatus, Flag-Status-Register wird direkt nach der Anweisung zur Write-Enable-Operation angewiesen
Wenn das Problem auftritt, wird nCS nicht deassert und DCLK schaltet eine Zeit lang unnötig um, selbst nachdem der Befehlscode write enable gesendet wurde.
Lösung
Um dieses Problem zu umgehen, fügen Sie die folgende Anzahl oder mehr Intervallzyklen zwischen Anweisungen vom CSR-Port hinzu.
Die Anzahl der Intervallzyklen zwischen Anweisungen = Baud-Rate-Divisor * 15 (IP-Eingabe-Taktzyklen)
Dieses Problem wurde seit Intel Quartus Prime Software Version 20.3 behoben.