Beschreibung
Aufgrund einer Einschränkung in der Quartus® II Software, für Designs, die in AHDL mit Verilog HDL als Ausgabesimulations-Netlist-Format geschrieben wurden, werden multidimensionale Ports in einzelne Einzelbit-Ports in der Ausgabe-Netliste aufgeteilt.
Lösung
Um diese Einschränkung zu umgehen, generieren Sie Ihre Ausgangssimulations-Netliste in VHDL anstelle von Verilog HDL.