Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer sehen Sie möglicherweise die folgenden Warnungen während der Analyse und Synthese beim Erstellen von Designs, die den Stratix® V Transceiver-Rekonfigurationscontroller enthalten, Intel FPGA IP:
Warnung (10268): Verilog HDL-Informationen unter alt_xcvr_reconfig_soc.sv(169): immer Konstrukt enthält sowohl blockierende als auch nicht blockierende Zuweisungen
Warnung (10268): Verilog HDL-Informationen unter alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): Immer-Konstrukt enthält sowohl blockierende als auch nicht blockierende Zuweisungen
Diese Warnungen können unbedenklich ignoriert werden. Wenn Sie die Warnungen vermeiden möchten, bearbeiten Sie die vom Parametereditor generierten Dateien, um die Blockierungszuweisungen in nicht blockierende Zuweisungen auf die angegebenen Zeilennummern zu ändern.
Beispielsweise die Zeile
mgmt_ram_offset = {RAM_BITS{1\'b0}};
sollte geändert werden in
mgmt_ram_offset <= {RAM_BITS{1\'b0}};;
Auch die Zeile
ctrl_wdata = save_ctrl_reg13;
sollte geändert werden in
ctrl_wdata < = save_ctrl_reg13;
Dieses Problem wurde in der Quartus II Softwareversion 13.0 SP1 behoben.