Beschreibung
Die von Quartus II generierten Verilog Output File (.vo) und VHDL Output File (.vho) Netlisten enthalten nur die positiven Pins von Differentialpaaren (z. B. LVDS und LVPECL).
Um eine von Quartus II generierte Simulations-Netzliste mit einer anderen Komponente zu verbinden, die sowohl postive als auch negative Pins benötigt, erstellen Sie eine Verilog HDL- oder VHDL-Wrapper-Datei um die Netzliste herum, einschließlich eines neuen Ausgabestifts, der den positiven Ausgabestift des differentialen Paares invertiert.