Artikel-ID: 000074009 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.12.2016

Warum generiert der OpenCL-Compiler Synthesefehler im Zusammenhang mit Port-Missverhältnissen bei der Anpassung des OpenCL Mainboard-Supportpakets für Arria10?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA-SDK für OpenCL™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Während die OpenCL-Importkompilierung ausgeführt wird, kann es sein, dass benutzer folgende Fehler aufgrund von Port-Diskrepanzen auftreten

    Fehler (18513): Die untergeordnete Partition implementiert kein Ausgabesignal, das von der übergeordneten Partition erforderlich ist

    Fehler (18624): Partition enthält einen Ausgabe-Port, der von der übergeordneten Partition ignoriert wird

     

    Lösung

    Um einen Kernel als Import zu kompilieren, müssen alle globalen Speicher-Ports sowie andere hinzugefügte Schnittstellen zwischen statischer und PR-Region eine zusätzliche Pipeline-Stufe in kernel_system.qsys haben

    Dies wird vom OpenCL-Compiler automatisch durchgeführt, wenn addpipe=1 in board_spec.xml angegeben wird.

    Hier ein Beispiel:


    addpipe="1" />

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    Intel® Arria® 10 FPGAs und SoC FPGAs

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