Kritisches Problem
Beschreibung
Aufgrund eines Problems mit der Intel® Arria® 10 Transceiver Native PHY IP in der Intel® Quartus® Prime Standard Edition Software Version 16.1 enthält das mit 10G BASE-R Voreinstellungen generierte Kanaldesign eine falsche rx_control-Port-Zuordnung.
Dieses Problem tritt nur in transceiver native PHY IP auf, die in Qsys (jetzt Platform Designer) gestartet wurde, während es sich nicht auf die mit dem IP-Katalog gestartete native Transceiver-PHY-IP auswirkt.
Beispiel erläuterungen wie unten:
- Transceiver NativePHY IP rx_control Port ist ein Port mit 20 Bit Breite. Der Signalname ist RX_control Bit[19:0]
- RX_control Port-Encoding-Mapping für die 10GBASE-R-Voreinstellungen verwendet nur die ersten 8 Bits, was bit[7:0] ist, während Bit[19:8] nicht verwendet wird.
- Wenn also 2 Transceiver-Kanäle aktiviert sind, RX_control für ch0 ist Bit[19:0], ch1 ist Bit[39:20]
- ch0 nicht verwendete Bit ist Bit[19:8], während das verwendete Bit Bit[7:0] ist
- ch1 nicht verwendete Bit ist Bit[39:28], während das verwendete Bit Bit ist[27:20]
- Qsys Transceiver NativePHY IP ch1 verbindet rx_control fälschlicherweise mit Bit[135:128] anstelle von Bit[27:20].
- Der korrekte Adress offset für rx_control sollte 20 anstelle von 128 sein
Lösung
Benutzer können das folgende TCL-Skript bearbeiten, um das Problem zu beheben.
- Sucht nach interface.tcl im Installationsverzeichnis Intel Quartus Prime Software
- ip\altera\alt_xcvr\altera_xcvr_native_phy\altera_xcvr_native_vi\tcl\interfaces.tcl
- Suchen Sie im TCL-Skript nach "proc::altera_xcvr_native_vi::interfaces:::elaborate_rx_control".
- Bearbeiten und korrigieren Sie die folgende Kodierung
- set add_offset [expr 128 * $PROP_IFACE_SPLIT_INDEX] sollte korrigiert werden, um add_offset [expr 20 * $PROP_IFACE_SPLIT_INDEX]
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Standard Edition Software und Intel® Quartus® Prime Pro Edition Software behoben.