Aufgrund des Mangels an korrekten JTAG-Beschränkungen kann der Fehler "Couldn't grab settings for channel TX/RX/LINK|* " im Intel® Transceiver Toolkit angezeigt werden, wenn ein Design geladen wird, das Kanäle auf mehreren Kacheln hat. Aufgrund der Platzierung der nativen PHY-Soft-Logik werden die Probleme am häufigsten beobachtet, wenn sie mehrere native PHY-Instanziierungen auf verschiedenen Kacheln haben.
Die Lösung besteht darin, den dem Neukonfigurations-Port der nativen PHY zugeführten Neukonfigurations-Takt einzuschränken. Stellen Sie sicher, dass die "altera_reserved_tck" und die mit dem Neukonfigurations-Takt-Port "rcfg_clk" der nativen PHY verbundene Taktfrequenz beide ordnungsgemäß eingeschränkt waren und das Timing innerhalb von TimeQuest bestanden haben. Dieser Takt wird für die Altera Debug Mater Endpoint (ADME) Logik verwendet, die vom Transceiver Toolkit verwendet wird, um Zugang zum CSR-Bereich des Transceivers zu erhalten. Dies wird in Ihrem Auftrag automatisch eingeschränkt, solange Sie über den SDC-Befehl "create_clock" mindestens eine andere Als Taktfrequenz in Ihrem Design angemeldet haben. Um zu überprüfen, ob JTAG automatisch eingeschränkt wurde, sehen Sie sich die Ausgabe von quartus_fit für diese Nachricht an:
"Hinzufügen von Standard-Timing-Beschränkungen zu JTAG-Signalen. Dies wird dazu beitragen, grundlegende Funktionalität zu erreichen, da keine solchen Einschränkungen vom Benutzer bereitgestellt wurden."
Alternativ dazu möchten Sie möglicherweise genauer sein und die JTAG-Taktfrequenz manuell einschränken. Verwenden Sie dazu die von Quartus bereitgestellte SDC-Timing-Vorlage.
(1). Öffnen Sie die SDC-Datei mit Quartus Prime Pro Edition (Datei > Open)
(2). Klicken Sie mit der rechten Maustaste im SDC-Dateifenster, um das Popup-Menü zu öffnen.
(3). Wählen Sie "Insert".
(4). Wählen Sie "JTAG Signal Constraint", um Beschränkungen in die SDC-Datei einzufügen.
