Was auch immer 100Ohm an der Chip-Eingangs-Kündigung für LVDS IO in dedizierten Takteingangsstiften des STRATIX 10 ES2 Geräts ein- oder ausschalten mag, die Testwellenform ist die gleiche wie die eingeschaltete. Die Beendigung der Eingabe von LVDS durch QSF oder Denkeditor kann nicht aktuliert funktionieren.
Die QSF-Einstellungen sind wie folgt:
#To deaktivieren:
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PL_CLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PS_ASCII-termination_test
#To aktivieren:
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PL_ASCII-TERMINATION_TEST
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PS_ASCII-TERMINATION_TEST
Es wird festgestellt, dass die Software immer Rd_termination auf ON setzt, unabhängig von der Richtung des Puffers. Es ist sinnvoller, dass Rd_termination ein- und ausgeschaltet werden könnten, wenn der LVDS-I/O-Standard für Eingangssignal verwendet wird.
Wir werden es in Quartus Prime® Version 18.1 beheben.
Und für Quartus Prime® Version 17.1.2 und 18.0 wird Patch zur Lösung dieses Problems bereitgestellt.