Artikel-ID: 000073951 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.12.2024

Warum wird die Taktfrequenz des Cyclone® V HPS EMAC emac*_tx_clk in die FPGA Fabric exportiert und in der Timing-Analyse als 100 MHz angezeigt?

Umgebung

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Starndard Edition Software Version 20.1 und früher können Sie feststellen, dass die GMII-Taktfrequenz 100 MHz beträgt, wenn HPS EMAC aktiviert wird, und sie an FPGA in Cyclone® V SoC weiterleiten.

    Lösung

    Um dieses Problem im Cyclone® V SoC HPS zu umgehen , müssen Sie in cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc den Zeitraum von emac*_tx_clk von 10ns auf 8ns korrigieren.

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    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® V FPGAs und SoC FPGAs

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