Artikel-ID: 000073951 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.03.2022

Warum _tx_clk die Taktfrequenz des Cyclone® V HPSE*_tx_clk in die FPGA Fabric exportiert, die in der Zeitanalyse als 100 MHz angezeigt wird?

Umgebung

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Starndard Edition Software Version 20.1 und früher, können Sie die GMII-Taktfrequenz bei 100 MHz finden, wenn SIE HPS E HIERZU aktivieren und zur FPGA im Cyclone® V SoC leiten.

    Lösung

    Um dieses Problem im Cyclone® V SoC HPS zu beheben, müssen Sie die Zeit von e ascii*_tx_clk von 10 nm bis 8 nm in cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc korrigieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® V FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.