Artikel-ID: 000073919 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 20.05.2021

Wie viele Taktsteuerungs-Intel FPGA IP für Takteingangs-Muxing sind in einem Intel® Stratix® 10-Gerät verfügbar?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Es gibt keine eindeutige maximale Anzahl der Taktsteuerungs-Intel® FPGA IP für Takteingabe-Muxing in einem Intel® Stratix® 10 Gerät.
    Im Gegensatz zur Clock Control Block (ALTCLKCRTL) IP in früheren Intel® FPGA Geräten besteht der Clock Control Intel® FPGA IP aus einem Logikelement, wenn die IP für Clock Input Muxing ohne Takt-Gating- oder Output-Division-Option verwendet wird. Die maximale Anzahl hängt also von der Geräteauslastung und der Designkomplexität ab.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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