Aufgrund eines Problems mit der Intel® Quartus® Prime Standard Edition Softwareversion 19.1 erhalten Sie möglicherweise den oben genannten Fehler bei der Generierung eines Testbenchs für die Simulation für Nios® II Design im Platform Designer.
Um dieses Problem zu beheben, gehen Sie zu C:/intelFPGA/19.1/ip/altera/nios2_ip/altera_nios2_gen2/altera_nios2_unit_hw.tcl und kommentieren Sie die folgenden Zeilen:
add_fileset_file "cadence/altera_nios2_gen2_rtl_module.sv" SYSTEM_VERILOG PATH "$NIOS_ENCRYPTED/cadence/altera_nios2_gen2_rtl_module.sv" "CADENCE_SPECIFIC"
add_fileset_file "synopsys/altera_nios2_gen2_rtl_module.sv" SYSTEM_VERILOG PATH "$NIOS_ENCRYPTED/synopsys/altera_nios2_gen2_rtl_module.sv" "SYNOPSYS_SPECIFIC"
Dieses Problem wird ab der Intel® Quartus® Prime Standard Edition Softwareversion 21.1 behoben.