Aufgrund eines Problems im Intel® FPGA SDK für OpenCL Version 19.2 kann dieser Fehler beim Kompilieren eines OpenCL-Kernels auftreten, der einen Kanal zwischen zwei heterogenen globalen Speicher unter Verwendung Stratix 10® MX-Geräte verwendet.
Dieses Problem wurde ab der Intel® FPGA SDK für OpenCL-Software Version 19.3 behoben.
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