Artikel-ID: 000073870 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2019

Warum hängt die EMIF-Kalibrierung, wenn sowohl eine Intel® Arria® 10 External Memory Interfaces IP als auch eine Intel Arria 10 PHYLite IP in der gleichen I/O-Spalte platziert werden?

Umgebung

    Intel® Quartus® Prime Pro Edition
    PHY Lite für parallele Schnittstellen Intel® Stratix® 10 FPGA IP
    Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Sowohl das local_cal_fail signal als auch das local_cal_success Signal werden nach der EMIF-Kalibrierung möglicherweise nicht hoch geltend machen, wenn sowohl eine Intel® Arria® 10 EMIF IP als auch eine Intel Arria 10 PHYLite IP mit aktivierter dynamischer Neukonfiguration in der gleichen I/O-Spalte platziert werden.

Lösung

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs

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