Aufgrund eines Problems in der Intel Agilex® 7 FPGA Takt- und PLL-Benutzerhandbuch (UG-20216) Version 2021.06.21 ist die Adresskarte für C1-C7-Zähler in Tabelle 18 falsch.
Wenn Sie daher der Adresskarte in Tabelle 18 folgen, werden die IOPLL-Ausgabetakte die korrekten Takte nicht wie erwartet ausgeben.
Um dieses Problem zu umgehen, folgen Sie der Adresseinstellung und C Counter Mapping, wie in der folgenden Tabelle gezeigt.
|
Ausgabe-Takt |
C-Zähler |
Hohe Anzahl |
Geringe Anzahl |
Aktivieren umgehen |
Odd Divison |
|
Outclock0 |
C1 |
00011111 |
00100010 |
00100000 |
00100001 |
|
Outclock1 |
C2 |
00100011 |
00100110 |
00100100 |
00100101 |
|
Outclock2 |
C3 |
00100111 |
00101010 |
00101000 |
00101001 |
|
Outclock3 |
C4 |
00101011 |
00101110 |
00101100 |
00101101 |
|
Outclock4 |
C5 |
00101111 |
00110010 |
00110000 |
00110001 |
|
Outclock5 |
C6 |
00110011 |
00110110 |
00110100 |
00110101 |
|
Outclock6 |
C7 |
00110111 |
00111010 |
00111000 |
00111001 |
Dieses Problem wird ab der Veröffentlichung der Intel Agilex® 7 FPGA Taktung und PLL Benutzerhandbuch Version 2022.11.09 behoben.