Dieses Problem kann durch Diskrepanzen zwischen PCIe verursacht werden® Taktkonfiguration und System-Taktverbindungen in SOPC Builder.
Wenn das Feld "PCIe-Core-Clock verwenden" in "Avalon® Clock Domain" unter der Registerkarte "Avalon" ausgewählt ist, erwartet der Kern, dass die Anwendungsuhr mit pcie_core_clk identisch ist. Wenn die Benutzerlogik also eine andere Taktquelle verwendet, kann der Kern mehrere Daten zurücksanden. In diesem Fall sehen Sie möglicherweise viele Hinweise auf TxsReadDataValid_o und TxsReadData_o auf der Avalon-MM-Schnittstelle mit oder ohne anstehende MRD-Anfragen.
Es gibt zwei Möglichkeiten, dieses Problem zu beheben:
1. Wenn ein synchrones Design beabsichtigt ist, wählen Sie "Use PCIe core clock" (PCIe-Core-Takt verwenden) und verbinden Pcie_core_clk mit den restlichen Anwendungsuhren.
2. Wenn ein Design gewünscht ist, wählen Sie "Separate Taktfrequenz verwenden" und die Anwendungsuhr kann mit einer beliebigen Taktquelle verbunden werden.