Kompilierung einer VHDL-Version eines DDR3 mit UniPHY-Kern im Quartus®II Softwareversion 11.0 führt bei der Synthese zu folgendem Fehler:
Fehler: Illegale Verbindung, die auf der primitiven Puffer-Puffer-I/O-Eingabe gefunden wurde|altdq_dqs2_ddio_3reg_stratixiii:altdq_dqs2_inst|obuf_os_0 läuft auch an ein anderes Ziel als den Puffer ab.
Die Top-Level-Wrapper-Datei ist eine VHDL-Datei, die eine Verilog-Version des Kerns instanzilog. Alle Einzel-Bit-Signale (mem_cas_n, mem_we_n, mem_ck, mem_odt, mem_cs_n, mem_cke, mem_ras_n und mem_ck_n) werden in der obersten Ebene als std_logic_vector (0 zu 0) definiert und werden als Signle-Bit-Kabel im instanziierten Kern definiert. Die Quartus II Software kann derzeit diese Verbindung zwischen Einzel-Bit-VHDL-std_logic_vector definitionen und Verilog-Verdrahtungen für ein einzelnes Bit nicht beheben, was zu dem oben genannten Fehler führt.
Die Problemumgehung besteht darin, die Einzelbit-Signale im VHDL-Wrapper der obersten Stufe von std_logic_vector(0 bis 0) auf std_logic zu ändern.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.