Artikel-ID: 000073811 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.08.2015

Warum sehe ich bei der Verwendung des Arria 10 PCI Express IP-Kerns im Avalon-ST-Modus eine Latenz von 1 Takt zwischen tx_cred_fc_sel und tx_cred_hdr_fc/tx_cred_data_fc Ausgängen in der Simulation, aber eine Latenz von 2 Takten in der tatsä...

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Wenn Sie den Arria® 10 HIP für PCI Express® im Avalon®-ST-Modus verwenden, sehen Sie einen Latenzunterschied zwischen Simulation und Hardware. Dieses Verhalten ist auf ein Problem in der Quartus® II Software zurückzuführen.  Das korrekte Verhalten tritt in der Hardware auf, d. h. 2 pld_clk Verzögerungszyklen zwischen der Hardware tx_cred_fc_selund das Auftreten von gemeinsam antwortenden Daten auf tx_cred_hdr_fcUndtx_cred_data_fc.
    Lösung

    Um dieses Problem zu umgehen, fügen Sie eine kleine Verzögerung hinzu tx_cred_fc_sel Signal in Ihrem Testbench.  Zum Beispiel:

    zuweisen 1 tx_cred_fc_sel-zu-Kern = tx_cred_fc_sel;

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Intel® Arria® 10 GX
    Intel® Arria® 10 GT SoC-FPGA

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