Artikel-ID: 000073802 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.09.2011

Falsche cmu_pll_inclock_period in Stratix II GX und Arria GX Designs

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Für RapidIO-Varianten, die die Hochgeschwindigkeits-Transceiver verwenden auf einem Stratix II GX- oder Arria GX-Gerät den Transceiver-Wert cmu_pll_inclock_period ist falsch gesetzt.

    Simulation und Kompilierung fehlgeschlagen für die betroffenen Konfigurationen.

    Lösung

    In der Datei <(Ascii-) Instanzname>_riophy_gxb.v, in der Zuweisung zum alt2gxb_component.cmu_pll_inclock_period Signal, Weisen Sie die Frequenz 106/<pll_inclk zu> anstelle des falschen Wertes.

    Um die Änderung des IP-funktionellen Simulationsmodells zu verbreiten, erstellen Sie das Modell mit dem quartus_map Befehl erneut. Lesen Sie dazu die Problemumgehung für das Erratum "Der Demo-Testbench kann für einige RapidIO-Varianten ausfallen" für die entsprechenden Befehlszeilenoptionen.

    Dieses Problem wird in einer zukünftigen Version des RapidIO behoben MegaCore-Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Stratix® II FPGAs
    เอฟพีจีเอ Arria® GX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.