Die Auswahl von VHDL für QDR II und QDR II SRAM Controller mit UniPHY oder RLDRAM II Controller mit UniPHY liefert einen Verilog HDL IP-Kern

Der DisplayPort IP-Kern geltend macht das rx_vid_locked signal für Designs in RBR-Modus. Der Empfänger zeigt keine Daten an.

Sie können Ihr Design im RBR-Modus in der Simulation nicht testen. Die Simulation Testen Sie nach einiger Zeit eventuell mal aus.

Um einen VHDL-IP-Kern zu generieren, führen Sie die folgenden Schritte durch:

1. In einem geöffneten Texteditor <Quartus II Verzeichnis>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl. �
2. Suchen Sie nach der angezeigten Zeichenkette "LANGUAGE". im folgenden Code: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. Ändern Sie diese Zeile in den folgenden Code: append param_str ",LANGUAGE=vhdl"�
4. Fahren Sie mit der Suche nach dem nächsten Auftreten der Zeichenkette fort "LANGUAGE", das im folgenden Code angezeigt wird:if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. if Zeile, Zeileelse, kommentieren und den Codeblock im Bedingungsabschnitt so, dass der Code im "else" Block wird immer ausgeführt, ähnlich wie der folgenden Code:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. Verwenden Sie die MegaWistellige Schnittstelle, um eine UniPHY-basiert zu generieren IP-Kern.

Um einen Verilog HDL IP-Kern zu generieren, stellen Sie die ursprüngliche altera_uniphy_qdrii_hw.tcl-Datei wieder her.