Warum erhalte ich Timing-Analyse-Warnungen beim Kompilieren des IP-Compilers für PCI Express auf Stratix IV?

Wenn Sie die Timing-Analyse des IP-Compilers für PCI Express^® auf Stratix^® IV ausführen, sehen Sie Warnungen im Zusammenhang mit der automatisch generierten SDC-Datei (Synopsys Design Constraint).

Um jede Warnung vor den Einschränkungen der Zeitanalyse zu beheben, folgen Sie der Problemumgehung für die unten aufgeführte altera_pci_express.sdc-Datei .

[Warnung]
Warnung (332174): Filter bei altera_pci_express.sdc(14) ignoriert: *refclk_export konnte nicht mit einem Port, einer Pin- oder Register- oder Keeper- oder einem Netzanschluss abgeglichen werden.

[Problemumgehung]
Veränderung altera_pci_express.sdc Zeile 14 von
                create_clock -Zeitraum "100 MHz" -Name {refclk_pci_express} {*refclk_export}
An
                create_clock -Zeitraum "100 MHz" -Name {refclk_pci_express} [get_ports PCIE_REFCLK]

[Warnung]
Warnung (332174): Filter bei altera_pci_express.sdc(18) ignoriert: *central_clk_div0* konnte nicht mit einer Taktfrequenz übereinstimmen
Warnung (332174): Filter bei altera_pci_express.sdc(18) ignoriert: *_hssi_pcie_hip* konnte nicht mit einer Taktfrequenz übereinstimmen

[Problemumgehung]
Veränderung altera_pci_express.sdc Zeile 18 von
                set_clock_groups -exclusive -group [get_clocks { *central_clk_div0* }] -group [get_clocks { *_hssi_pcie_hip* }]
An
                set_clock_groups -exclusive -group [get_clocks *central_clk_div0* ] -group [get_clocks *_hssi_pcie_hip* ]

Dieses Problem wird in einer zukünftigen Softwareversion nicht behoben.