Stratix V Avalon-MM-Hard-IP für PCI-Express-IP-Core-Testbench-Generation schlägt fehl

Testbench-Generation schlägt für die Avalon-MM-Hard-IP für PCI fehl Express-IP-Kern in der Version 11.1 SP2. Der Fehler wird durch ein Signalfehler auf der PIPE-Schnittstelle. Das Busfunktionsmodell (BFM) umfasst zwei neue Signale auf der PIPE-Schnittstelle: txmargin und txswing welche die Avalon-MM-Hard-IP für PCI-Express-IP-Kerne ist nicht enthalten.

Die Problemumgehung besteht darin, die und txswing Die txmargin Signale hinzuzufügen zur Avalon-MM-Hard-IP für PCI-Express-IP-Kern durch Generieren der testbench und das msim_setup.tcl-Skript aus dem Befehl Linie.

Geben Sie die folgenden Befehle in das Verzeichnis ein, das Ihre .qsys-Datei , die als .qsys bezeichnet wird:

1. sopc_builder --script="/sopc_builder/bin/tbgen.tcl" .qsys
2. ip-generate --file-set=SIM_VERILOG --system-info=DEVICE_FAMILY="Stratix V" --report-file=spd:top_tb.spd --component-file=_tb.qsys
3. ip-make-simscript --spd=top_tb.spd

Das Skript msim_setup.tcl wird im Mentor-Verzeichnis erstellt.

Dieses Problem wurde in Release 12.0 der Quartus II Software behoben.