Die Arria® V und Cyclone® V SoC UART bieten nicht die Flexibilität, die Parität zu erzwingen. Daher ist Bit 5 in der UART LCR Registerdokumentation als reserviert ausgegraut.
Intel hat keinen Plan, diese Funktion für die Cyclone V SoC-Gerätereihe zu unterstützen, ist aber ab Intel® Arria® 10 FPGAs verfügbar.
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