Beim Zusammensetzen einer megaWistellig generierten® PLL-Instanziierung kann Synplify und Synplify Pro Version 7.5 dazu führen, dass die folgenden Arten von Fehlern von der Quartus II Software erzeugt werden:
Fehler: Kann Die Parameterwerte für Taktmultiplikation und Clock-Division für PLL <Hierarchy-Pfad für die Altpll-Instanziierung nicht implementieren>:altpll_component|altpll:<Instance-Name>|pll
Fehler: PLL <Hierarchy-Pfad für die Altpll-Instanziierung>:altpll_component|altpll:<instance name>|pll erfordert keine Parameter-Takt-Umstellung
Fehler: Kann PLL nicht implementieren, da keine Kombination von Zählerwerten von M und dem Vorteiler N die VCO- und PFD-Bereiche für die angeforderte Taktsynthese erfüllt
Der technische Support von Synplicity bietet jetzt eine Problemumgehung für dieses Problem, und das Problem wird voraussichtlich in einer zukünftigen Version behoben. Wenn dieses Problem auftritt, wenden Sie sich bitte direkt über eine der auf der Synplicity Support-Website aufgelisteten Methoden an den technischen Support von Synplicity, um eine Problemumgehung zu erhalten.
Die Synplify 7.5 Versionshinweise auf Seite 3 beschreiben zukunftsgerichtete PLL-Beschränkungen für Stratix® Designs, was der Synplify-Software hilft, das Design für eine bessere Timing-Leistung zu optimieren. Dies kann jedoch die oben genannten Fehler für PLL-Instanziierungen in Verilog HDL generieren. Dies ist kein Problem mit der PLL-Instanziierung in VHDL.