Artikel-ID: 000073683 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.11.2011

Interlaken MegaCore-Funktion 10,3125-Gbit/s Variation mit Transceivern läuft mit falscher Lane-Rate

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Interlaken
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die 10.3125-Gbit/s Interlaken MegaCore Funktionsvarianten mit Transceiver erfordern eine andere ref_clk Frequenz als ursprünglich für sie entwickelt wurden. Wenn Sie interlaken verwenden 12 Lanes, 10-Gbit/s Abweichung bei der generierten, die Lane-Rate beträgt 10,2 Gbit/s anstatt 10,3125 Gbit/s, in Der Simulation und wenn auf der Gerät.

    Daher müssen Sie nicht nur die ref_clk Eingabe ausführen Takt bei 322.265625 MHz, wie im Benutzerhandbuch für die Interlaken MegaCore-Funktion, die Sie ebenfalls erstellen müssen einige manuelle Änderungen an mehreren RTL-Dateien.

    Lösung

    Nachdem Sie Ihre Interlaken-Variation und vor Ihnen generiert haben Simulieren Sie Ihr Design und befolgen Sie diese Schritte, um Ihre RTL-Dateien zu ändern. um das zugrundeliegende Problem zu beheben:

    1. Bearbeiten Sie die Datei alt_ntrlkn_gxb_10g.v mit die richtigen Werte, die der Taktfrequenz 322.265625 MHz ref_clk entsprechen indem Sie die folgenden Schritte durchführen:
    2. Um die richtige effektive Datenrate festzulegen, ersetzen Sie jede Instanz von 10200 mit 10312.5.

      Um den richtigen Eingabezeitraum festzulegen, ersetzen Sie jede Instanz von 3137 mit 3103.

      Um die richtige Eingangs-Taktfrequenz einzustellen, ersetzen Sie jede Instanz von 318.75 mit 322.265625.

    3. Bearbeiten Sie die Submodule/<Variation>.sdc-Datei mit den richtigen Taktfrequenzen, indem Sie die folgenden Schritte durchführen:
    4. Frequenz auf 257,81 MHz einstellen tx_mac_c_clk .

      Setzen Sie die rx_mac_c_clk Frequenz auf 257,81 MHz.

    Wenn Sie das Qsys-Designbeispiel verwenden, das mit dem Führen Sie die folgenden zusätzlichen Schritte zur IP-Installation von Interlaken durch:

    1. In der Datei alt_interlaken_12lane_10g.sdc Stellen Sie im Projektverzeichnis die folgenden Taktfrequenzen ein:
    2. Setzen Sie die Taktfrequenzen des Sample Channel Client auf 257,81 Mhz

      tx_mac_c_clk Frequenz auf 257,81 MHz einstellen

      rx_mac_c_clk Frequenz auf 257,81 MHz einstellen

      ref_clk Frequenz auf 322.265625 MHz einstellen

    3. In der Datei testbench/alt_interlaken_12lane_10g_tb.sv , Aktualisieren Sie die ref_clk Frequenz durch Ersetzen #1568 #1551.5durch .

    Dieses Problem wurde in Version 11.0 der Interlaken MegaCore behoben Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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