Warnung (177007): PLL(en), die sich an der stelle befinden <pll location=""> Haben Sie keinen PLL-Takt zum Ausgleich angegeben - der Spieler versucht, alle PLL-Takte zu vergüten</pll>

Diese Warnung wird möglicherweise im Quartus® II Software-Design-Bericht angezeigt, wenn in einer Phase-Locked-Schleife (PLL), bei der die Neukonfigurationsoption aktiviert ist, kein kompensierter Takt angegeben ist.

Um die PLL-Kompensationsziele für den PLL-Intel® FPGA IP für neu konfigurierbare PLLs festzulegen, erstellen Sie eine "Match PLL Compensation Clock"-Zuweisung im Quartus II Assignment Editor.
Der PLL-Taktknoten muss spezifisch sein, damit er im Zuweisungs-Editor gespeichert werden kann.  Filtern Sie auf *divclk[* in einem Kompilierungsfilter nach dem Beitrag im Knotensucher, um den richtigen Namen zu finden.

Zum Beispiel:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
 
Wobei divclk[0] in dieser PLL-Intel® FPGA IP-Instanz mit Counter CO übereinstimmt.

Diese Problemumgehung/Lösung gilt für PLLs, bei denen die Neukonfigurationsfunktion aktiviert ist.  Sehen Sie sich die zugehörige Lösung für PLLs an, ohne dass die Neukonfigurationsfunktion aktiviert ist.