Wie kann ich die Speicherverwaltung mit skalierbaren Intel® Xeon® Prozessoren der 1., 2. oder 3. Generation verbessern?
Inhaltstyp: Fehlerbehebung | Artikel-ID: 000059582 | Letzte Überprüfung: 05.06.2025
Höhere Raten von korrigierbaren und nicht korrigierbaren DRAM-Fehlern können bei den SKUs der 1., 2. Generation oder H der skalierbaren Intel® Xeon® Prozessoren der 3. Generation im Vergleich zu früheren Generationen beobachtet werden.
Im Rahmen des Intel Platform Update (IPU) 2020.2 und neuer hat Intel Prozessor-Microcode-Updates (MCU) und BIOS-Verbesserungen an Systemhersteller herausgegeben, die das Management von Speicherfehlern verbessern, indem sie zusätzliche RAS-Funktionen (Reliability, Availability, Serviceability) der betroffenen Intel® Xeon® skalierbaren Prozessoren aktivieren. Aktualisieren Sie Ihre Systeme mit der neuesten verfügbaren BIOS-Version, einschließlich IPU 2020.2 (oder neuer), und stellen Sie dann sicher, dass erweiterte Speicher-RAS-Funktionen im BIOS-Setup-Bildschirm aktiviert sind.
Wenden Sie sich an den Hersteller Ihres Serversystems oder Mainboards, um die Verfügbarkeit eines BIOS zu überprüfen, das IPU 2020.2 (oder neuer) enthält.
Wenn Sie ein Intel® Serversystem oder ein Intel® Server Board haben, führen Sie die folgenden Schritte aus, um das neueste BIOS- und Firmware-Update zu erhalten:
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Die betroffenen skalierbaren Intel® Xeon® Prozessoren implementierten Änderungen in der Single Device Data Correction (SDDC). SDDC ist eine grundlegende Intel RAS-Funktion (Zuverlässigkeit, Verfügbarkeit, Wartungsfreundlichkeit), die auf allen Plattformen verfügbar ist. Infolge dieser architektonischen Änderungen und Speicher-DIMM-Fehler gibt es einen Unterschied darin, welche Fehler zwischen diesen Prozessoren und der vorherigen Generation von Prozessoren korrigiert werden.