Überblick über Jump Conditional Code Erratum Whitepaper für Intel® Prozessoren
Inhaltstyp: Produktinformationen und Dokumente | Artikel-ID: 000055650 | Letzte Überprüfung: 30.01.2025
Support-Wissensdatenbank
Beginnend mit den Intel® Core™ Prozessoren der zweiten Generation und Intel® Xeon® Prozessoren der E3-1200-Serie (früher Codename Sandy Bridge) und späteren Prozessorfamilien führt die Intel® Mikroarchitektur eine mikroarchitektonische Struktur ein, die als Decoded ICache (auch Decoded Streaming Buffer oder DSB bezeichnet) bezeichnet wird.
Der Decoded ICache speichert dekodierte Anweisungen, sogenannte Micro-Ops (μops), die aus der Legacy-Decodierungspipeline stammen. Wenn der Prozessor das nächste Mal auf denselben Code zugreift, stellt der Decoded ICache die μops direkt zur Verfügung und beschleunigt so die Programmausführung.
In einigen Intel® Prozessoren gibt es ein Erratum (SKX102), das unter komplexen mikroarchitektonischen Bedingungen mit Sprunganweisungen auftreten kann, die sich über 64-Byte-Grenzen erstrecken (Cross-Cache-Lines). Ein Microcode-Update (MCU) kann dieses Erratum verhindern.
Weitere Informationen zu diesem Erratum, einschließlich Informationen zum Abrufen der MCU und einer Liste der Prozessorfamilien/Prozessornummernreihen, finden Sie im Whitepaper Mitigations for Jump Conditional Code Erratum (PDF) November 2019 
| Anmerkung |
|
Disclaimer / Rechtliche Hinweise
Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.