Partielle Neukonfiguration

Mit der partiellen Neukonfiguration (PR) können Sie einen Teil des FPGA dynamisch neu konfigurieren, während das verbleibende FPGA-Design weiterhin funktioniert. Erstellen Sie mehrere Personas für eine bestimmte Region in Ihrem Design, ohne den Betrieb in Gebieten außerhalb dieser Region zu beeinträchtigen. Diese Methodik ist in Systemen effektiv, in denen mehrere Funktionen die gleichen FPGA-Ressourcen zeitlich teilen. PR ermöglicht die Implementierung komplexerer FPGA-Systeme.

In diesem Video erfahren Sie mehr.

Anwendungsbeispiele sind unten in den vereinfachten Abbildungen dargestellt. Abbildung A zeigt eine Anwendung zur Algorithmusbeschleunigung und Abbildung B zeigt eine Telekommunikationsanwendung in optischen Netzwerken. In beiden Fällen wird das FPGA rekonfiguriert, um unterschiedliche Funktionen zu implementieren – einen anderen Algorithmus im Fall der Algorithmusbeschleunigung oder ein anderes Client-Protokoll in der Telekommunikationsanwendung (ein optischer Netzwerk-Muxponder). Der entscheidende Vorteil hierbei ist, dass der Rest des FPGA weiterhin funktioniert.

Besondere Merkmale

  • Beschleunigen Sie die partielle Neukonfigurationszeit für Intel® Stratix® 10-Geräte
  • PR-Flow auf Knopfdruck für eine schnellere Markteinführung
  • Ergänzt den bestehenden skriptbasierten Ablauf
  • Befehlszeile und grafische Benutzeroberfläche zum Kompilieren und Analysieren
  • Hierarchische partielle Neukonfiguration, mit der Sie untergeordnete PR-Partitionen in Ihrem Design erstellen können
  • Simulation einer partiellen Neukonfiguration, mit der Sie die resultierende Änderung und den Zwischeneffekt in einer Neukonfigurationspartition beobachten können
  • Debugging des Signal-Tap-Logikanalysators mit gleichzeitiger Erfassung sowohl der statischen Region als auch der partiellen Neukonfigurationsregionen

Schulungsleiter / virtuelle Schulung