Schnittstellenplaner und Tile-Schnittstellenplaner

Schnittstellenplaner

Der Interface Planner untersucht die Peripheriearchitektur eines Geräts und weist Schnittstellen effizient zu. Der Interface Planner verhindert illegale Pinbelegungen, indem er Installateur- und Legalitätsprüfungen in Echtzeit durchführt. Diese Methode eliminiert komplexe Fehlermeldungen und die Notwendigkeit, auf eine vollständige Kompilierung zu warten, wodurch Ihr E/A-Design beschleunigt wird.

Schulungskurs für schnelles und einfaches I/O Systemdesign mit Schnittstellenplaner

Erfahren Sie mehr über den Schnittstellenplaner, ein benutzerfreundliches Tool in der Intel® Quartus® Prime-Software. Mit der Leistung des Fitters können Sie in weniger als einer Woche einen legalen Grundriss erstellen, wo es früher Monate gedauert hat. Nehmen Sie garantierte Zuweisungen von legalen Ressourcenstandorten Schnittstelle für Schnittstelle statt Pin für Pin vor, um Ihren E/A-Planungszyklus zu verkürzen.

Hinweis: Der Schnittstellenplaner wird in Intel® Agilex™, Intel® Stratix® 10 und Intel® Arria® 10 FPGAs unterstützt.

Tile-Schnittstellenplaner

Der Intel® Quartus® Prime Tile Interface Planner hilft Ihnen, Komponenten-IP schnell an legalen Tile-Standorten von F-tile zu platzieren. Der Tile Interface Planner ist ein interaktives Planungstool, das die legale Platzierung von Komponenten-IP auf Einrichtungskacheln vereinfacht.

Verwendung des Schnittstellenplaners für das Design von Schnittstellen mit externem Speicher

Sehen Sie sich dieses Video an, um herauszufinden, wie Sie die Komponenten-IP auf der F-Tile platzieren, die auf einigen Intel® Agilex™-Geräten verfügbar ist.

Schnelle und einfache IP-Platzierung auf F-Tiles mit Tile Interface Planner

Der Tile Interface Planner zeigt Ihre Projektkomponenten-IP in einer hierarchischen Baumansicht neben einer visuellen Darstellung der Gerätekachelsegmente an. Sie können dann die potenziellen legalen Speicherorte für jedes IP innerhalb der Kachel lokalisieren, das IP an dem Speicherort platzieren und die Platzierungseinschränkungen auf das Projekt für nachgelagerte Compilerstufen anwenden.

Hinweis: Der Schnittstellenplaner wird in Intel® Agilex™, Intel® Stratix® 10 und Intel® Arria® 10 FPGAs unterstützt. Der Tile Interface Planner ist nur für einige Intel® Agilex™ Geräte mit F-Tile verfügbar.

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