Mit dem Altera® Power Distribution Network (PDN) Tool kann der automatische Decoupling-Modus zu einem zu hohen Zeff führen. Dies kann auftreten, wenn die vom Benutzer eingegebenen Leiterplattenparameter zu einem ineffizienten PDN führen und der von dieser Platine zu entkoppelnde Strom unrealistisch hoch ist.
Bei schwierigen PCB- und Stromparametern fügt der automatische Decoupling-Modus weiterhin Decoupling-Kondensatoren hinzu, bis festgestellt wird, dass sie einen zusätzlichen Effekt haben, was zu Hunderten von Kondensatoren führt. Entkopplungsschemata mit ähnlicher Leistung können manuell mit viel weniger Kondensatoren erreicht werden.
Neben der manuellen Entkopplung können Sie die Entkopplungslast reduzieren, indem Sie Ihre aktuellen Anforderungen genau abschätzen und Ihre Platine effizienter machen.
Möglicherweise können Sie die aktuellen Anforderungen Ihrer Leiterplatte auf folgende Weise reduzieren:
- Abschätzung realistischer aktueller Anforderungen im Altera Early Power Estimator (EPE).
- Eingabe realistischer "Toggle Rate"-Zahlen für die Logik im EPE. Unrealistische hohe Umschaltraten erhöhen die dynamischen aktuellen Anforderungen drastisch.
- Eingabe realistischer Logikanforderungen im EPE.
- Eingabe realistischer Taktfrequenzen im EPE.
- Verwendung des Quartus® II Software (Power Play Power Analyser) PPPA und .vcd Simulationseintrags für eine genaue Strombedarfsabschätzung.
- Unter Berücksichtigung der "Root Sum Squared" (RSS) Mittelung für Schienen mit gemeinsam genutzter Stromversorgung. Weitere Informationen zu dieser Methode finden Sie im Register "Einführung" im PDN-Tool.
Die Platine kann auf folgende Weise effizienter gemacht werden:
- Erhöhung der Interplana-Kapazität Ihrer Power-Ebene (PWR) und Bodenebene (GND), indem sie deren dielektrikumspezifische Belastung reduzieren.
- Erhöhung der Interebenenkapazität Ihres PWR- und GND-Ebenenpaares durch Erhöhung der Oberfläche.
- Die Reduzierung der Loop-Induktivität von der PWR- und GND-Ebene wird zum FPGA gekoppelt, indem Sie sie näher an die Oberfläche der Platine bewegen, auf der die FPGA montiert ist.
- Reduzierung der Loop-Induktivität von den Hochfrequenz-Decoupling-Kondensatoren zur PWR- und GND-Ebene, indem sie auf der Oberfläche der Platine platziert werden, die sich in nächster Nähe zu den Ebenen befindet.
- Verwenden von Via On Side (VOS) anstelle von Via On End (VOE) Kondensator-Montage-Topologien, um bei hohen Frequenzen zu helfen.
- Einsatz von ESL-Montagekondensatoren mit extrem geringer (Effektiver Reiheninduktivität), um bei hohen Frequenzen zu helfen. Zum Beispiel im X2Y-Paketformat.
- Verwendung von ESR-Kondensatoren mit extrem niedrigem (Effective Series Resistance) Volumenkondensatoren zur Unterstützung bei niedrigen Frequenzen,
- Bei größeren Vias mit weniger ESL.
Realistische Tooleingabe kann die Entkopplung erleichtern. Die folgenden Faktoren beeinflussen die Berechnung von Z gegen:
- Eine Steigerung des dynamischen Stroms reduziert Zkoppelung und macht die Entkopplung schwierig zu erreichen. Siehe die oben stehenden Richtlinien.
- Geben Sie realistische Geräusche oder Welligkeitszahlen in das PDN-Tool ein. Die Rauschzahl sollte der geräte- und schienenspezifischen Tabelle in der Registerkarte "Introduction" (Einführung) des PDN-Tools entnommen werden. Sie sollten die DC-Spezifikation aus dem Gerätedatenblatt nicht verwenden. Unrealistische Anforderungen an die Welligkeit verringern Zkoppelung und machen die Entkopplung schwierig.
- Geben Sie realistische transiente % Zahlen in das PDN-Tool ein. Die Tansient %-Zahl sollte der geräte- und schienenspezifischen Tabelle in der Registerkarte "Introduction" (Einführung) des PDN-Tools entnommen werden. Unrealistische transiente % Anforderungen reduzieren Zkoppelung und machen die Entkopplung schwierig.