Beschreibung
Wenn Sie den Stratix® IV GX Transceiver in der PCI Express (PIPE) x8 Konfiguration instanziieren, bietet der ALTGX MegaWistellige® Plug-in-Manager zwei Bits für den coreclkout Ausgabeport, eines für jeden Transceiver-Block.
Altera hat festgestellt, dass bei der funktionalen Simulation der oben genannten Konfiguration immer die coreclkout[1] Logik Null feststeckt. Das erwartete Verhalten muss Übergänge sowohl auf als auch coreclkout[0] coreclkout[1]auf haben.
Problemumgehung: Altera empfiehlt, dass Sie nur den coreclkout[0] Port verwenden, um die Benutzerlogik in Ihrem Design zu takten.