Das Hardwaredesign-Beispiel für den Nios II Ethernet-Standard bietet eine Mischung aus Peripheriegeräten und Speicher, die einem typischen Nios II Prozessorsystem ähnlich sind. Diese Designschnittstelle mit jeder Hardwarekomponente des Intel® FPGA Entwicklungskits, wie SDRAM, LEDs, Drucktasten und eine physische Ethernet-Schnittstelle oder Medienzugriffskontrolle (PHY/MAC). Sie können das Nios II-Ethernet-Standarddesign als Ausgangspunkt für Ihr eigenes Embedded-System verwenden, indem Sie Komponenten hinzufügen oder entfernen, die Ihren benutzerdefinierten Anforderungen entsprechen.
Dieses Design ist für die folgenden Intel FPGA Entwicklungskits der Produktreihe 10 vorgesehen:
- Intel® MAX® 10 NEEK
- 10-FPGA-Entwicklungskit für Intel MAX
- Evaluierungskit für Intel® Cyclone® 10-LP-FPGA
- Intel® Arria®-10-SoC-Entwicklungskit
Hardware-Designspezifikationen
- Nios II Prozessorkern mit JTAG-Debug-Modul
- DDRx SDRAM-Controller/HyperRam-Speichercontroller
- Ethernet-Schnittstelle
- JTAG UART
- System-Timer
- Hochauflösender Timer
- Leistungsmesser
- LED parallele I/Os (PIOs)
- PIOs mit Drucktaste
- System-ID-Peripheriegerät
Neuere Designs für die Produktfamilie der 10er-FPGA-Geräte und ihre jeweiligen Entwicklungskits sind im Intel FPGA Designshopverfügbar.
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Älteres Gerät
Die Produktfamilie der Geräte der Produktreihe V und unten verwendete ein Designbeispiel, das auf einem Qsys-Design basiert, das über ein erstklassiges System und zwei Subsysteme verfügt, nämlich: Das Peripherie-Subsystem und das Ethernet-Subsystem, wie in Abbildung 1 gezeigt.
Dieses Design ist für die folgenden Altera® Entwicklungskits vorgesehen:
- Nios II Embedded Evaluation Kit, Cyclone® III Edition
- Embedded Systems Development Kit, Cyclone III Edition
- Stratix® IV GX FPGA Entwicklungskit
- Entwicklungskit für Cyclone® V GT FPGA
Hardware-Designspezifikationen
- Nios II Prozessorkern mit JTAG-Debug-Modul
- DDRx SDRAM-Controller
- CFI-Flash-Speicherschnittstelle (Common Flash Interface)
- Ethernet-Schnittstelle
- JTAG UART
- System-Timer
- Hochauflösender Timer
- Leistungsmesser
- LED parallele I/Os (PIOs)
- PIOs mit Drucktaste
- System-ID-Peripheriegerät
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
- niiri-ethernet-standard-readme.txt
- Nisticki-Ethernet-Standard-3c25.zip
- Ni-Ethernet-Standard-3c120.zip
- Nisticki-Ethernet-Standard-4sgx230.zip
Cyclone V GT Ethernet Standard Designbeispiel und ihre jeweiligen Entwicklungskits informationen finden Sie im Intel FPGA Designshop.
Die Verwendung dieses Designs unterliegt den Bedingungen der Altera Hardware-Referenzdesignlizenzvereinbarung.
Hinweis: Weitere Informationen zur Unterstützung und Lizenz von NicheStack TCP/IP Stack finden Sie auf der Seite NicheStack TCP/IP Stack – Nios II.