VHDL: synchroner Einzeltakt-RAM

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Dieses Beispiel beschreibt einen parameterisierten, synchronen 16-Bit x 8-Bit-RAM mit separaten Lese- und Schreibadressen in VHDL. Synthesetools erkennen RAM-Designs mit einem einzelnen Port im HDL-Code und inferenten Altsyncram- oder Altdpram-Megafunktionen je nach Zielgerätearchitektur.

Abbildung 1. Synchroner RAM-Speicher mit einem Takt, Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1. Auflistung der synchronen SINGLE-Clock-RAM-Ports

Beschreibung des Port-Namentyps
Daten Eingabe 8-Bit-Dateneingabe in den RAM
Uhr Eingabe Uhr
read_address Eingabe 4-Bit-Lese-Adresseingabe
write_address Eingabe Eingabe der 4-Bit-Schreibadresse
Wir Eingabe Write Enable Input
Q Ausgabe 8-Bit-Datenausgabe des RAM
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