Stratix III und Stratix IV FPGA-Produktreihen verfügen über dedizierte DSP-Blocks (High Performance Digital Signal Processing), die für DSP-Anwendungen optimiert sind. Diese Vorlage zeigt Beispiele für die Inferenz von DSP-Blöcken mit verschiedenen Funktionen vom VHDL-Code in Stratix III und Stratix IV Geräten.
Jede der folgenden DSP-Operationen (mit in den Beispielen verwendeter Ressource) passt in ein 18-Bit-Block-Element des DSP-Blocks:
- Vier-Multiplikator-Adder
- Vier Multiplikator-Multiplikator
- Vier-Multiplikator-Adder mit Shift Registered Input
- Komplexe Multiplikation
- Acht-Multiplikator-Adder mit Ausgabe-Adder-Chain
Darüber hinaus sind für die Register keine zusätzlichen Logikzellen erforderlich, wenn die Registerverpackung für eine dieser DSP-Operationen auftritt.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Zu den Dateien im zip-Download gehören:
- four_mult_add - Ordner enthält das Quartus® II Entwicklungssoftware-Projekt und die Quelldatei für das Vier-Multiplikator-Adder-Beispiel
- four_mult_accum - Ordner enthält das Quartus-II-Projekt und die Quellendatei für das Vier-Multiplikator-Beispiel
- four_mult_add_shift_register_input – Ordner enthält das Quartus II-Projekt und die Quelldatei für den vier Multiplikator-Adder mit registriertem Shift-Eingabebeispiel
- complex_mult – Ordner enthält das Quartus II-Projekt und die Quelldatei für das Komplexe Multiplikationsbeispiel
- sum_of_eight_adder_chain – Ordner enthält das Quartus II Projekt und die Quelldatei für den acht Multiplikator-Adder mit Beispiel der Ausgabe-Adder-Chain