Dieses Beispiel beschreibt ein zwei eingabeparameterisiertes Adder-/Subtractor-Design in VHDL. Die Designeinheit multiplext Add- und Subtract-Vorgänge mit einer Addnsub-Eingabe . Synthesetools erkennen hinzufügen und subtrahieren Einheiten im HDL-Code, die Eingänge teilen und deren Ausgänge durch ein gemeinsames Signal gemultiplext werden. Software-Inferenzen lpm_addsub Megafunktion für solche Add-/Subtract-Designs.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Tabelle 1. Adder-/Subtractor-Port-Listung
Port-Name |
Typ |
Beschreibung |
---|---|---|
a[4:0], b[4:0] |
Eingabe |
4-Bit-Dateneingaben an Adder/Subtractor |
Addnsub |
Eingabe |
Multiplexing-Eingabe für Add- und Subtract-Operationen |
Ergebnis[5.0] |
Ausgabe |
5-Bit-Ausgabe zusammen mit 1-Bit-Übertragung/Ausleihe |