Dieses Beispiel beschreibt, wie Sie mit Verilog HDL ein eigenes Design erstellen. Dieses Design ist mit den Beispielen VHDL, AHDL und Schemahierarchie identisch. Die Datei top_ver.v ist die oberste Ebene, die die beiden Dateien der unteren Ebene bottom1.v und bottom2.v aufruft.
Weitere Informationen zur Verwendung dieses Beispiels in Ihrem Projekt siehe:
- Verwendung von Verilog HDL-Beispielen
- MAX+PLUS® II – Hilfe
vprim.v
top_ver.v Modul top_ver (q, p, r, out); Eingabe q, p, r; Ausgabe; reg out, intsig; bottom1 u1(.a(q), .b(p), .c(intsig)); bottom2 u2(.l(intsig), .m(r), .n(out)); Endmodule
bottom1.v
Modul bottom1(a, b, c); Eingabe a, b; Ausgabe c; Reg c; beginne immer c<=a &b; end endmodule
Bottom2.v
Modul bottom2(l, m, n); Eingabe l, m; Ausgabe n; Reg n; beginne immer n<=l | m; End-Endmodul