Verilog HDL: Ternary Adder Tree

author-image

Von

Dieses Beispiel beschreibt einen parameterisierten Ternary Adder Tree in Verilog HDL. Bei Geräten, die große Suchtabellen als kombinationslogische Strukturen in Logic Element (LE) enthalten, wie Stratix® II, können Erweiterungsbäume als ternary Adder Trees erhebliche Leistungsverbesserungen bewirken.

Abbildung 1. Ternary Adder Tree Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.