Dieses Beispiel beschreibt ein 64-Bit x 8-Bit-Ein-Port-RAM-Design mit gängigen Lese- und Schreibadressen in Verilog HDL. Synthesetools können RAM-Designs mit einem Einzigen Port im HDL-Code erkennen und je nach Architektur des Zielgeräts automatisch entweder den Altsyncram oder die Altdpram-Megafunktionen ableiten.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Port-Name |
Typ |
Beschreibung |
---|---|---|
Daten[7:0] |
Eingabe |
8-Bit-Dateneingabe |
Addr[5:0] |
Eingabe |
6-Bit-Adresseingabe |
Wir |
Eingabe |
Write Enable Input |
Clk |
Eingabe |
Takteingang |
f[7:0] |
Ausgabe |
8-Bit-Datenausgabe |