Verilog HDL: Single-Port-RAM

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Dieses Beispiel beschreibt ein 64-Bit x 8-Bit-Ein-Port-RAM-Design mit gängigen Lese- und Schreibadressen in Verilog HDL. Synthesetools können RAM-Designs mit einem Einzigen Port im HDL-Code erkennen und je nach Architektur des Zielgeräts automatisch entweder den Altsyncram oder die Altdpram-Megafunktionen ableiten.

Abbildung 1. Ein-Port-RAM-Top-Level-Diagramm.

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