Dieses Beispiel beschreibt ein synchrones RAM-Design mit 64-Bit x 8-Bit-Einzeltakt mit verschiedenen Lese- und Schreibadressen in Verilog HDL. Synthesetools können synchrone RAM-Designs für einen einzelnen Takt im HDL-Code erkennen und je nach Architektur des Zielgeräts automatisch entweder die Altsyncram- oder Altdpram-Megafunktionen ableiten.
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Tabelle 1. Auflistung der synchronen SINGLE-Clock-RAM-Ports
| Beschreibung des Port-Namentyps | ||
|---|---|---|
| Daten[7:0] | Eingabe | 8-Bit-Dateneingabe |
| read_addr[5:0] | Eingabe | 6-Bit-Lese-Adresseingabe |
| write_addr[5:0] | Eingabe | Eingabe der 6-Bit-Schreib-Adresse |
| Wir | Eingabe | Write Enable Input |
| Clk | Eingabe | Takteingang |
| f[7:0] | Ausgabe | 8-Bit-Datenausgabe |