Dieses Beispiel beschreibt einen 16-Bit-Binär-Adder-Tree in Verilog HDL. Bei Geräten mit 4-Eingabe-Lookup-Tabellen in Logikelementen (LEs) kann die Verwendung einer Binär-Adder-Struktur die Leistung erheblich verbessern.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Tabelle 1 listet die Ports im Binär-Adder-Tree-Design auf.
Tabelle 1. Binär-Adder-Tree-Port-Listung
Beschreibung des Port-Namentyps | ||
---|---|---|
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | Eingabe | 16-Bit-Dateneingaben |
Clk | Eingabe | Takteingang |
out[15:0] | Ausgabe | 16-Bit-Datenausgabe |