Verilog HDL: Adder/Subtractor

author-image

Von

Dieses Beispiel beschreibt ein 8-Bit-Adder-/Subtractor-Design mit zwei Eingaben in Verilog HDL. Die Designeinheit wechselt dynamisch zwischen Add- und Subtract-Operationen mit einem add_sub Input-Port.

Abbildung 1. Adder/Subtractor Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.