FPGA Design für Militär, Luft- und Raumfahrt und Behörden

Damit neue Benutzer die Funktionen von Intel® Direct RF FPGA schneller verstehen und sofort einsatzbereite Evaluierungsfunktionen verwenden können, hat Intel ein Design-Beispiel für das Cockpit von Analog-Digital-Wandlern (ADC) und Digital-Analog-Wandlern (DAC) entwickelt. Das Design verfügt über eine grafische Benutzeroberfläche (GUI), mit der sich die analogen Kachelblöcke mit einer Vielzahl von Einstellungen entdecken und konfigurieren lassen. Dazu gehört die Konfiguration der Dezimierungs- oder Interpolationsmodi von Auf-/Ab-Wandlern, natürlich die Mittenfrequenz und Feinabstimmung, die Einstellung von Loopback-Modi, die Abtastrate usw.

Digitales Beamforming mit zeitlicher Verzögerung bietet eine beliebige Winkelauflösung sowie simultane Strahlen aus verschiedenen Winkeln und macht keine Kompromisse bei der Qualität.

Das Design verfügt über einen fraktionalen Resampler-Verzögerungsfilter für Super-Abtastraten in der Time-Delay-Engine, die mit dem Designtool von DSP Builder for Intel® FPGAs, das sich an DSP-Entwickler richtet, entwickelt wurde. Es gibt vier Instanzen der Time-Delay-Engine, um vier simultane Strahlen zu unterstützen, wobei jeder Strahl unabhängig ist und separat gesteuert wird.

Das Design verfügt über eine Polyphasen-Filter-Bank, die mit einem Designtool von DSP Builder for Intel® FPGA, das sich an DSP-Entwickler richtet, entwickelt wurde. Daten vom On-Chip-Signalgenerator werden in den Channelizer-Block gestreamt, der Kommutator, Polyphasenfilter, Circular Shifter und FFT-Block umfasst. Die erfassten Ausgaben des Channelizers werden auf den Host hochgeladen und in Viewern angezeigt, während einige wichtige Messwerte zur Signalqualität angezeigt werden.

Das Design mit dem überabgetasteten Channelizer umfasst einen On-Chip-Signalgenerator, der dem Channelizer-System programmierbare Stimuli bereitstellen kann, sodass sich das Design-Beispiel ohne externen Signalgenerator und ADC ausführen lässt.

Ein Channelizer ist ein Breitband-Empfänger, der eine breite Bandbreite in einzelne relevante Bänder aufteilt. Aufgrund des Verarbeitungsgewinns können Signale mit geringem Rauschabstand (SNR, signal-to-noise ratio) in einzelnen Unterkanälen zuverlässig erkannt werden.

Das Beispiel für die Intel Radar Wellenform-Klassifizierung ist so konzipiert, dass es einzigartige Mikro-Doppler-Signaturen verschiedener Ziele unter Verwendung eines CNN-Modells (Convolution Neural Network) erkennt.

Semantische Segmentierung wird in einer Vielzahl selbststeuernden Roboteranwendungen verwendet. Die Anwendung soll die Art des Objekts klassifizieren, zu dem jedes einzelne Pixel im Bild gehört. Dieses Beispiel zeigt die Erkennung und Segmentierung von Häusern aus der Perspektive von oben.

Das Designbeispiel des Monobit Digital RF Arbeitsspeichers demonstriert die Verwendung von in Intel FPGAs integrierten Hochgeschwindigkeits-Transceivern als Breitband-Frontend.

Das partitionsbasierte Sicherheits-Designbeispiel zeigt eine sichere Möglichkeit, Sicherheitsschlüssel verschiedenen verschlüsselten Teilbereichen im Intel FPGA zuzuordnen.

Dieses Designbeispiel demonstriert Puls-Doppler-Verarbeitung Bei typischen Radaranwendungen ist es erforderlich, Doppler-Frequenzen zu berechnen und zu Identifizieren. Dies geschieht durch die Berechnung von FFT über mehrere kohärente Radarimpulse hinweg. Aufgrund inhärenter Schreib-/Lesemuster von dynamischen Speichermedien sind Corner-Turn-Operationen ineffizient. Dieses Design zeigt, wie Sie den Durchsatzengpässe reduzieren können, die durch ein Corner-Turn verursacht wurden.

Das FFT-Beamforming-Demo generiert gleichzeitig mehrere Strahlen, um räumliche Filterung zu ermöglichen. Dies führt zu einer verbesserten Leistung – was eine wesentliche Voraussetzung für Echtzeitsysteme ist.

Das Design Beispiel für QR Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der QR-basierte Algorithmus bietet eine gute numerische Stabilität und kann rechteckige, überdeterminierte Gleichungssysteme lösen. Der Algorithmus ist eines der ersten komplexen Fließkomma-Referenzdesigns, die die Machbarkeit und Leistung von Fließkomma IP auf FPGA hervorheben.

Das Design Beispiel für Cholesky Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der Cholesky-based Algorithmus kann private quadratische Gleichungssysteme auf effizientere Weise als andere Algorithmen wie QR lösen.

Der Algorithmus ist eines der ersten komplexen Fließkomma-Designbeispiele, welche die Machbarkeit und Leistung von Fließkomma-IP auf FPGA hervorhebt.

Das Designbeispiel Beamforming mit Zeitverzögerung ist im Stratix V DSP Entwicklungskit implementiert. Eine echte Zeitverzögerung wird durch einen fraktionalen Verzögerungsfilter mit beliebiger Feinauflösung erreicht Das Designbeispiel umfasst ein einfaches, aber vollständiges Sende- und Empfangs-Pulsradarsystem mit 32 Phased-Array-Elementen.