10-Gbit/s Ethernet-Hardwaredemonstration

Empfohlen für:

  • Gerät: Stratix® IV GX

  • Quartus®: v11.0

author-image

Von

Übersicht

Unser Referenzdesign zur 10-Gbit/s-Ethernet-Hardwaredemonstration bietet eine schnelle Möglichkeit, Ihr 10-Gbit/s-Ethernet-basiertes Design (10 GbE) in einem Intel® FPGA zu implementieren und zu beobachten, dass der Live-Netzwerkverkehr durch verschiedene Abschnitte eines Systems strömt. Dieses Design hilft Ihnen auch, Ihren 10-GbE-basierten Systembetrieb mit einer 10-GbE-Media-Access-Controller-Funktion (MAC) und einem standardmäßigen, direkt gekoppelten 10-GbE-SFP+ optischen Modul oder SFP+ direkt gekoppelten Kupferkabelbaugruppe zu überprüfen. Der 10 GbE MAC ist durch die UNH-IOL validiert.

Das Referenzdesign wurde mit unserer 10GbE MAC und XAUI PHY Intel FPGA IP Funktion mit vier seriellen 3,125-Gigabit (Gb) Transceivern in einem Intel FPGA gebaut, um einen 10 GbE XAUI Port zu implementieren. Der XAUI-Port wird in einem zweifachen XAUI- zu einer SFP+ Hochgeschwindigkeits-Mezzanine-Karte (HSMC) (von Terasic) in ein serielles 10-Gbit/s-Ethernet umgewandelt, das über ein kostengünstiges optisches SFP+-Modul oder direkt gekoppeltes SFP+ Kabelbauteil eine Netzwerkschnittstelle bietet.

Dieses Referenzdesign zeigt den Betrieb der 10GbE MAC Intel FPGA IP bis zur maximalen Drahtgeschwindigkeitsleistung mit kostengünstiger SFP+ Schnittstelle in vielen Loopback-Hardwarekonfigurationen, wie in Abbildung 1 gezeigt.

Funktionen

  • Präsentiert eine Instanz der 10GbE MAC- und XAUI-PHY-Intel FPGA IP funktion, die 10-GbE-Operationen im XAUI-Modus und mit kostengünstigem optischen SFP+ Modul oder Kupferschnittstelle unterstützt. Weitere Informationen zum Intel FPGA IP 10GbE MAC und XAUI PHY finden Sie im 10-Gbit/s Ethernet MAC Intel FPGA IP Function User Guide (PDF) und im Transceiver PHY IP Core Benutzerhandbuch (PDF).
  • System-Loopbacks an verschiedenen Stellen im Datenpfad, die die 10GbE-Operationen steuern, testen und überwachen.
    • Schleife A: Local-Loopback-Schnittstelle XGMII
    • Schleife B: FPGA PMA-Schnittstelle (Serial Physical Medium Attachment) local Loopback
    • Loop C: Broadcom BCM8727 XGXS Loopback
    • Loop D: Broadcom BCM8727 PMA serieller Loopback
    • Schleife E: Externes SFP+ optisches Kabel-Loopback
  • Sequenzielle randomisierte Burst-Tests mit konfigurierbarer Anzahl von Paketen, Nutzdatentyp und Nutzlastgröße für jeden Burst. Ein PRBS-Generator (Payload-Binary Sequence) generiert den Nutzdatentyp in festen Schritten oder in einer zufälligen Sequenz.
  • Paketstatistiken für einen PRBS-Generator und -Monitor, MAC-Sender (TX) und Empfänger (RX).
  • Paketklassifizierung verschiedener Frame-Längen, die von der MAC übertragen und empfangen werden.
  • Messen Sie den Durchsatz für den vom Datenverkehrsmonitor empfangenen Datenverkehr.
  • Die Tcl-basierte Systemkonsolen-Benutzeroberfläche ermöglicht es Ihnen, den Test dynamisch zu steuern, und alle Register in diesem Referenzdesign zu konfigurieren und zu überwachen.

Abbildung 1. 10-Gbit/s Ethernet-Hardware-Demo-Referenzdesign mit Veranschaulichung von Test- und Loopback-Konfigurationen.

Das duale XAUI zu SFP+ HSMC-Mainboard ist von Terasic erhältlich.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.