Stratix® V FPGAs: Bereitstellung der höchsten Systemintegration

Tabelle 1: Hard-IP-Funktionen mit Embedded-HardCopy-Block

Protokolle

Anwendungsbereiche

PCIe Gen3, Gen2, Gen1

PHY/MAC, Datenlink, Transaktionsebenen

40G/100G

MLD/PCS – Gearbox, Blocksynchronisierung,
Ausrichtungsmarkierung, Neuordnung des virtuellen Kanals,
asynchroner Puffer/Deskew, Block-Striper/Destriper,
Scrambler/Descrambler

Tabelle 2: Integrierte Hard IP Blöcke in Transceivern und Kern

Protokolle

Anwendungsbereiche

Hard IP pro Transceiver Channel (PCS)

Interlaken

Gearbox, Blocksynchronisierung, 64B/67B, Bildsynchronisierung,
Scrambler/Descrambler, CRC-32,
asynchroner Puffer/Deskew

10 Gigabit Ethernet (GbE) (10GBASE-R)

Gearbox, Blocksynchronisation, Scrambler/Descrambler,
64B/66B, Ratenabstimmer

PCIe Gen3, Gen2, Gen1

Wortausrichter, Spursynchronisierungs-Zustandsmaschine, Deskew,
Ratenabstimmer, 8B/10B, Gearbox, 128B/130B, PIPE-8/16/32

Serial RapidIO® 2.0

Wortausrichtung, Spursynchronisierungs-Zustandsmaschine, Deskew, Ratenabstimmer, 8B/10B

CPRI/OBSAI

Wortausrichtung, Bit Slip-Ausrichtung (deterministische Latenz), 8B/10B

Kern Hard IP

DSP

Bis zu 3.510 neue Hochleistungs-DSP-Blöcke mit variabler Präzision im Kern

Embedded-Speicher

Bis zu 2.560 M20K Embedded-Speicherblöcke

Tabelle 3. Interlaken Einsparungs-Implementierung

Gehärtetes IP für Protokoll

Einsparung von Logikelementen

24 Kanäle von Interlaken

120K

2 PCIe Gen3 x8 Cores

250K

Gesamte LE-Einsparungen

370K