Stratix®-Serie FPGA Geringer Energieverbrauch Funktionsmerkmale:

Da die Prozesstechnologien immer kleiner werden, gewinnt das Energie- und Wärmemanagement immer mehr an Bedeutung, insbesondere bei Hochleistungs-FPGAs mit hoher Dichte. Um den Energieverbrauch in neuen Generationen der FPGAs der Stratix®-Serie zu reduzieren, hat Intel® FPGA mehrere neue Technologien entwickelt. Die wichtigsten Technologien zur Reduzierung des Energieverbrauchs (in Stratix® III FPGAs und späteren Produktreihen) sind:

Programmable Power Technology

Die neuesten FPGAs der Stratix-Serie verfügen über Programmable Power Technology, um den Energieverbrauch zu minimieren und bei Bedarf höchste Leistung zu liefern. Abbildung 1 zeigt die Funktionsweise der Programmable Power Technology auf Blockebene – Logik, Speicher oder digitale Signalverarbeitung (DSP).

Abbildung 1. Standard-FPGA-Fabric im Vergleich zur FPGA der Stratix-Serie mit Programmable Power Technology

  • In Standard-FPGAs sind alle Logikblöcke so ausgelegt, dass sie nur mit einer Geschwindigkeit laufen – der höchstmöglichen Geschwindigkeit (wie durch die gelben Blöcke dargestellt) – was zu einem übermäßig hohen Energieverbrauch führt.
  • In einem FPGA-Design sind nur sehr wenige Pfade (im Durchschnitt nur 20 Prozent) zeitkritisch. Mithilfe der Programmable Power Technology werden alle Logikblöcke im Array, mit Ausnahme derjenigen, die als zeitkritisch eingestuft sind, in den Energiesparmodus versetzt (dargestellt durch die blauen Blöcke). Da nur wenige taktkritische Logikblöcke auf den Hochgeschwindigkeitsmodus eingestellt sind, ermöglicht die Programmable Power Technology den FPGAs der Stratix-Serie, den niedrigsten Energieverbrauch und die höchste Leistung zu liefern.

Für jedes Design bestimmt die Quartus® II Software den in jedem Pfad der Schaltung verfügbaren Spielraum, um die Transistoren (innerhalb von Blöcken) automatisch auf den entsprechenden Modus – hohe Leistung oder niedriger Energieverbrauch – einzustellen, indem die Rückwärtsvorspannung des Transistors angepasst wird. Dadurch wird das Einschalten des Transistors erschwert, wodurch Unterschwellen-Leckströme und unerwünschte statische Leistung minimiert werden. Abbildung 2 zeigt auf einer sehr hohen Ebene, wie die Quartus II Software die Transistoren steuert, um zwischen Hochleistungs- und Energiesparmodus zu wechseln.

Abbildung 2. Quartus II Software minimiert den Energieverbrauch und maximiert die Leistung

Hier sehen Sie beispielsweise, wie die Intel Quartus II Software einen NMOS-Transistor im Core eines FPGAs der Stratix-Serie einsetzt:

  • Energiesparmodus: Die Quartus-II-Software reduziert die Rückwärtsvorspannung (sie wird negativer), was das Einschalten des Transistors erschwert. Dies führt zu weniger Leck-Transistoren und spart Energie in den meisten Designpfaden
  • Hochleistungsmodus – die Quartus II-Software erhöht die Rückwärtsvorspannung (wodurch sie weniger negativ wird), wodurch der Transistor in den wenigen zeitkritischen Pfaden leichter eingeschaltet werden kann, um die vorgegebenen Zeitvorgaben des Designs zu erfüllen und die maximale Leistung zu erzielen.

DDR3 und dynamische On-Chip-Terminierung (OCT)

Die neuesten Generationen von FPGAs der Stratix-Serie können durch Lese-/Schreib-Leveling problemlos an DDR3-Speicher angeschlossen werden, die mit 1,5 V betrieben werden, wodurch der statische Energieverbrauch gegenüber DDR2-Speicher mit 1,8 V um 30 Prozent reduziert wird.

Darüber hinaus reduziert die dynamische OCT den statischen Energieverbrauch eines typischen 72-Bit-DIMMs (72 DQ- und 18 DQS-Pins) durch dynamisches Ein- und Ausschalten der Serienterminierung (RS) und der Parallelterminierung (RT) während der Datenübertragung (siehe Abbildung 3). Durch die Kombination der Effekte von DDR3-Spannungsschrumpfung und DOCT senkt beispielsweise ein Stratix IV-FPGA auf einem typischen 72-Bit-DIMM die statische Leistung von parallelen OCTs bei 1.067 Mbit/s im Vergleich zu einem Standard-FPGA um 65 Prozent.

Abbildung 3: Dynamisches OCT für Speicherschnittstelle

  • Während des Schreibzyklus wird RS eingeschaltet und RT ausgeschaltet, um die Leitungsimpedanz anzupassen.
  • Während des Lesezyklus wird RS ausgeschaltet und RT eingeschaltet, da das FPGA der Stratix-Serie den Abschluss des Busses am fernen Ende implementiert.

Weitere Informationen zu DDR3 und dynamischer OCT finden Sie im Whitepaper 40-nm Power Management and Advantages (PDF).

Prozess- und Schaltungstechnik

Die FPGAs der Stratix III- und späteren Stratix-Serien nutzen die neuesten Prozess- und Schaltungstechniken zusammen mit wichtigen Schaltungs- und Architekturinnovationen, um den Energieverbrauch zu minimieren und dennoch die höchste Leistung aller FPGAs zu erzielen. Zu den verwendeten Technologien gehören Transistoren mit mehreren Schwellenwerten, Transistoren mit variabler Gate-Länge, Low-k-Dielektrikum, Triple-Gate-Oxid (TGO), superdünnes Gate-Oxid und verspanntes Silizium. Weitere Informationen zu diesen Prozess- und Schaltungstechnologien finden Sie in dem 40-nm Power Management and Advantages Whitepaper (PDF).

PowerPlay Energieanalyse- und -optimierungstool

Das PowerPlay Energieanalyse- und -optimierungstool der Quartus II-Software hilft, den Gesamtenergieverbrauch Ihrer Designs auf ein Minimum zu reduzieren. Intel FPGA begann 2005 mit der Bereitstellung erweiterter Energieoptimierungsfunktionen in der Quartus II-Software und ermöglichte sofort eine durchschnittliche Reduzierung der dynamischen Energie um 25 Prozent in den Designs unserer Kunden.

Seitdem wurde das PowerPlay Energieanalyse- und -optimierungstool durch intelligente Entscheidungsfindung bei Synthese, Platzierung und Routing verbessert. Durch die Zusammenarbeit mit der Programmable Power Technology im Silizium der Stratix-Serie ist die Fähigkeit der PowerPlay-Energieoptimierung zur Minimierung des Energieverbrauchs heute die beste, die es je gab. Weitere Informationen finden Sie auf der Webseite Power Optimization for Stratix III FPGAs.