Stratix® IV GX Transceiver: PCS

Die Stratix IV GX FPGAs enthalten spezifische digitale Funktionen, um die Konformität mit dem Physical Coding Sublayer (PCS) für eine Reihe von Schlüsselprotokollen zu gewährleisten, die in Backplane-, Line-Card- und Chip-to-Chip-Anwendungen verwendet werden. Diese digitalen Blöcke sind für eine verbesserte Protokollunterstützung optimiert und reduzieren die Menge an Ressourcen, die im Gerät für die Implementierung der physikalischen Schicht des Protokolls erforderlich sind, während gleichzeitig eine stromsparende Lösung beibehalten wird. Die Blöcke können in Kombination mit spezifischem geistigem Eigentum (IP) und Referenzdesigns eine vollständige Protokolllösung bieten, die sowohl potenziell komplexe Designs vereinfacht als auch das Projektrisiko reduziert. Tabelle 1 zeigt die wichtigsten Protokolle, die von Stratix IV GX FPGAs unterstützt werden.

Tabelle 1: Stratix® IV GX Protokoll Support

Protokoll

Datenrate

Komplettlösung

PCI Express* Gen1

2,5 Gbit/s

Intellectual Property

PCI Express Gen2

5,0 Gbit/s

Intellectual Property

Serial RapidIO*

1,25, 2,5, 3,125 Gbit/s

Intellectual Property

SerialLite II

622 Mb/–6,375 Gbit/s

Intellectual Property

OIF CEI-6G

4,976 Gbit/s – 6,375 Gbit/s

-

10-Gigabit Ethernet XAUI

3,125 Gbit/s

Intellectual Property

HiGig

3,75 Gbit/s

Intellectual Property

GPON

1,244 Gbit/s im Upstream, 2,488 Gbit/s im Downstream

-

SFI-5

2,488 Gbit/s – 3,125 Gbit/s

-

Gigabit-Ethernet (GbE)

1,25 Gbit/s

Intellectual Property

SDH/SONET OC-12

622 Mbit/s

-

SDH/SONET OC-48

2,488 Gbit/s

-

CPRI

0,6144, 1,288, 2,4576, 3,072 Gbit/s

Intellectual Property

Fibre Channel (Glasfaser)

1,0625, 2,125, 4,25, 8,5 Gbit/s

-

HyperTransport*

2,4, 2,8, 3,2 Gbit/s

-

SD-SDI

270 Mbit/s1

Intellectual Property

HD-SDI

1,485 Gbit/s

Intellectual Property

3G-SDI

2,97 Gbit/s

Intellectual Property
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Physischer Codierungs-Sublayer-Block

Der PCS-Block vereinfacht die Protokollunterstützung, indem er eine spezielle harte Logik in den Transceiver integriert. Abbildung 1 zeigt ein Blockdiagramm der Stratix IV GX PCS Architektur.

Stratix IV GX PCS bietet wichtige Funktionen zur Bereitstellung der Protokollkonformität im Transceiver-Block. Darüber hinaus sind dedizierte Zustandsautomaten zur Unterstützung der PCI Express-, GbE- und XAUI-Protokolle enthalten. Die Zustandsautomaten konfigurieren und steuern die verschiedenen PCS-Teilblöcke zur Unterstützung des angegebenen Protokolls, was die Implementierung weiter vereinfacht. Die Tabellen 2 und 3 zeigen die PCS-Unterstützung nach Protokoll.

Tabelle 2: PCS Implementierung durch Protokoll (8B/10B Kodierung)

Erforderliche PCS-Funktionen

PCI-Express
(Gen1)

PCI-Express
(Gen2)

GbE

XAUI

Serial RapidIO®

SerialLite II

Datenraten (Gbit/s)

2,5

5,0

1,25

3,125

3,125

0,622–6,375

Kanalbündelung

1, 4, 8

1, 4, 8

1

4

1, 4

Bis zu x16

Mögliche Referenztaktwerte (MHz)

100

100

125

156.25

156.25

62.2–622.08

FPGA Busbreite (Bits pro Kanal)

8 oder 164

164

8

16

16

8, 16, 32

Dedizierte Sync-StateMachine

✓

✓

✓

✓

-

-

Word Align

✓

✓

✓

✓

✓

✓

Rate Match

✓

✓

✓

✓

✓

-

Byte Serialisieren/Desialisieren

✓

✓

-

✓

✓

✓

Phasenkompensations-FIFO-Puffer

✓

✓

✓

✓

✓

✓

Byte Neuordnung

-

-

-

-

-

-

Single Bit Slip

-

-

-

-

-

✓

Spezielle Schnittstelle

PIPE-1.0

PIPE-2.0

GMII Like2

XGMII Like3

-

-
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Tabelle 3. PCS Implementierung durch Protokoll (Scrambled Kodierung)

Erforderliche PCS-Funktionen

CEI-6G

SDH/SONET

Scrambled Backplane

SD-SDI

HD-SDI

3G-SDI

Datenraten (Gbit/s)

6,375

0,622

2,488

0,2701

1,485

2,97

Kanalbündelung

1

1

1

1

1

1

Mögliche Referenztaktwerte (MHz)

155.52– 622.08

62.2, 311.04

77.76, 155.52, 311.04, 622.08

67.5

74.25

74.25

FPGA Busbreite (Bits pro Kanal)

32

8

16

10

10

10

Word Align

-

✓

✓

-

-

-

Rate Match

-

-

-

-

-

-

Byte Serialisieren/Desialisieren

✓

-

✓

-

-

-

Phasenkompensations-FIFO-Puffer

✓

✓

✓

✓

✓

✓

Byte Neuordnung

-

-

✓

-

-

-

Single Bit Slip

✓

-

-

✓

✓

✓
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Hinweise zu Tabellen 2 und 3:
  1. Durch Oversampling erreichte Datenrate.
  2. GMII Support nur für Gigabit Ethernet.
  3. XGMII hat eine SDR- statt einer DDR-Schnittstelle.
  4. Die harte IP wird nicht verwendet. Wenn sie verwendet wird, ist die PCS-zu-Hard-IP-Schnittstelle sowohl bei Gen1 als auch bei Gen2 8 Bit breit.

Jeder Block innerhalb des Transceivers ist in hohem Maße konfigurierbar und unterstützt sowohl Industriestandard- als auch kundenspezifische Protokolle. Die Transceiver-Implementierung wird innerhalb des Intel® Quartus® Prime-Entwicklungstools vereinfacht. Das Tool konfiguriert automatisch den Transceiver-PCS-Block, um das ausgewählte Protokoll zu unterstützen, wodurch die Implementierung beschleunigt und das Designrisiko reduziert wird. Die Intel Quartus Software bietet auch grundlegende Konfigurationsmodi für proprietäre und nicht standardmäßige Protokolle.

Integrierter Selbsttest (BIST)

Der BIST bietet eine leistungsstarke Reihe von Diagnosefunktionen für den Transceiver. Es enthält einen Mustergenerator und einen Prüfer für pseudozufällige Binärsequenzen (PRBS) und andere. Der BIST bietet außerdem vier Loopback-Konfigurationen, die für die Systemdiagnose verwendet werden können und die Abfrage des physischen Medienanschlusses (PMA), des PCS oder sowohl der PMA- als auch der PCS-Schicht des Transceivers in das FPGA ermöglichen.