Stratix® IV GX Transceiver: PCS

Tabelle 1: Stratix® IV GX Protokoll Support

Protokoll

Datenrate

Komplettlösung

PCI Express* Gen1

2,5 Gbit/s

Intellectual Property

PCI Express Gen2

5,0 Gbit/s

Intellectual Property

Serial RapidIO*

1,25, 2,5, 3,125 Gbit/s

Intellectual Property

SerialLite II

622 Mb/–6,375 Gbit/s

Intellectual Property

OIF CEI-6G

4,976 Gbit/s – 6,375 Gbit/s

-

10-Gigabit Ethernet XAUI

3,125 Gbit/s

Intellectual Property

HiGig

3,75 Gbit/s

Intellectual Property

GPON

1,244 Gbit/s im Upstream, 2,488 Gbit/s im Downstream

-

SFI-5

2,488 Gbit/s – 3,125 Gbit/s

-

Gigabit-Ethernet (GbE)

1,25 Gbit/s

Intellectual Property

SDH/SONET OC-12

622 Mbit/s

-

SDH/SONET OC-48

2,488 Gbit/s

-

CPRI

0,6144, 1,288, 2,4576, 3,072 Gbit/s

Intellectual Property

Fibre Channel (Glasfaser)

1,0625, 2,125, 4,25, 8,5 Gbit/s

-

HyperTransport*

2,4, 2,8, 3,2 Gbit/s

-

SD-SDI

270 Mbit/s1

Intellectual Property

HD-SDI

1,485 Gbit/s

Intellectual Property

3G-SDI

2,97 Gbit/s

Intellectual Property

Tabelle 2: PCS Implementierung durch Protokoll (8B/10B Kodierung)

Erforderliche PCS-Funktionen

PCI-Express
(Gen1)

PCI-Express
(Gen2)

GbE

XAUI

Serial RapidIO®

SerialLite II

Datenraten (Gbit/s)

2,5

5,0

1,25

3,125

3,125

0,622–6,375

Kanalbündelung

1, 4, 8

1, 4, 8

1

4

1, 4

Bis zu x16

Mögliche Referenztaktwerte (MHz)

100

100

125

156.25

156.25

62.2–622.08

FPGA Busbreite (Bits pro Kanal)

8 oder 164

164

8

16

16

8, 16, 32

Dedizierte Sync-StateMachine

-

-

Word Align

Rate Match

-

Byte Serialisieren/Desialisieren

-

Phasenkompensations-FIFO-Puffer

Byte Neuordnung

-

-

-

-

-

-

Single Bit Slip

-

-

-

-

-

Spezielle Schnittstelle

PIPE-1.0

PIPE-2.0

GMII Like2

XGMII Like3

-

-

Tabelle 3. PCS Implementierung durch Protokoll (Scrambled Kodierung)

Erforderliche PCS-Funktionen

CEI-6G

SDH/SONET

Scrambled Backplane

SD-SDI

HD-SDI

3G-SDI

Datenraten (Gbit/s)

6,375

0,622

2,488

0,2701

1,485

2,97

Kanalbündelung

1

1

1

1

1

1

Mögliche Referenztaktwerte (MHz)

155.52– 622.08

62.2, 311.04

77.76, 155.52, 311.04, 622.08

67.5

74.25

74.25

FPGA Busbreite (Bits pro Kanal)

32

8

16

10

10

10

Word Align

-

-

-

-

Rate Match

-

-

-

-

-

-

Byte Serialisieren/Desialisieren

-

-

-

-

Phasenkompensations-FIFO-Puffer

Byte Neuordnung

-

-

-

-

-

Single Bit Slip

-

-