Stratix®-Serie FPGA I/O-Konnektivität

Leistungsstarke FPGAs der Stratix-Serie mit hoher Dichte unterstützen eine Vielzahl von differentiellen und Single-Ended- I/O-Standards und lassen sich problemlos mit Backplanes, Host-Prozessoren, Bussen und Speichergeräten verbinden. Tabelle 1 zeigt die unterstützten Standards für jede der Stratix-Serienproduktreihen.

Tabelle 1: Von den FPGA-Produktreihen der Stratix-Serie unterstützte I/O-Standards.

I/O-Standard

Stratix IV (1)
(E, GX und GT)

Stratix III (2)
(E und L)

Stratix II (3)
(einschließlich GX)

Stratix (4)
(einschließlich GX)

Differential

LVDS

1,6 Gbit/s

1,6 Gbit/s

1,040 Gbit/s

840 Mbit/s

LVPECL

350 MHz

350 MHz

1,040 Gbit/s

840 Mbit/s

Differential HSTL

400 Mhz

400 Mhz

300 MHz

200 MHz

Differential SSTL

400 MHz

400 MHz

333 MHz

200 MHz

Single-Ended-I/O

LVTTL

167 MHz

167 MHz

300 MHz

250 MHz

LVCMOS

167 MHz

167 MHz

300 MHz

250 MHz

SSTL-2
Klasse I und II

250 MHz

250 MHz

200 MHz

200 MHz

SSTL-15
Klasse I und II

533 MHz

533 MHz

SSTL-18
Klasse I und II

400 MHz

400 MHz

333 MHz

200 MHz

1,8-V/1,5-V/1,2-V HSTL

400 MHz

400 MHz

300 MHz

250 MHz

3,0-V PCI

66 MHz

66 MHz

66 MHz

66 MHz

3,0-V PCI-X 1.0

133 MHz

133 MHz

133 MHz

133 MHz
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Hinweise

Weitere Details finden Sie unter:

  1. Abschnitt I/O-Schnittstellen im Stratix IV (PDF) Handbuch
  2. Abschnitt I/O-Schnittstellen im Stratix III (PDF) Handbuch
  3. Abschnitt I/O-Standards im Stratix II (PDF) und Stratix II GX (PDF) Handbuch
  4. Abschnitt I/O-Standards im Stratix (PDF) und Stratix GX (PDF) Handbuch

Die I/O-Pins der FPGAs der Stratix-Serie bieten die Leistung und Flexibilität auf Systemebene, die für die Kommunikation mit einer Vielzahl von Geräten erforderlich ist. IP-Cores und Software-Tools wie Timing Analyzer, SSN-Estimator (Simultaneous Switching Noise) und Pin-Planer tragen zur Benutzerfreundlichkeit und schnellen Integration bei.

Differential Signalisierung

Die FPGA-I/Os der Stratix-Serie unterstützen leistungsstarke, DC-gekoppelte LVDS-Sende- und Empfangskanäle. Bei einigen Produktreihen verfügt jedes Hochgeschwindigkeits-Side-I/O-LVDS-Paar über einen harten DPA-Block (Dynamic Phase Alignment), um Takt-zu-Kanal- und Kanal-zu-Kanal-Versatz zu eliminieren. Die Hochgeschwindigkeits-LVDS-I/O-Pins der FPGAs der Stratix-Serie unterstützen Schnittstellenstandards wie SPI-4.2, SFI-4, SGMII, Utopia IV, 10 GbE XSBI, den RapidIO®-Standard und SerialLite.

Single-Ended-I/O-Support

Die FPGA-Single-Ended-I/O-Funktion der Stratix-Serie unterstützt:

  • Programmierbare Anstiegsrate und Ansteuerungsstärke
  • Dynamische Leiterbahnkompensation (variable Verzögerungsketten für die Kompensation von Fehlanpassungen der Platinenleiterbahn sowohl bei Eingangs- als auch bei Ausgangssignalen)
  • Serielle, parallele und dynamische On-Chip-Terminierung (OCT)

Für weitere Informationen über OCT siehe Terminierungslösungen in FPGAs der Stratix-Serie.

Externe Hochgeschwindigkeits-Speicherschnittstellen

Die I/O-Pins der FPGAs der Stratix-Serie unterstützen bestehende und neue externe Speicherstandards wie DDR, DDR2, DDR3, QDRII, QDRII+ und RLDRAMII mit Frequenzen von bis zu 400 MHz (siehe Ressourcen für externe Speicherschnittstellen für FPGAs der Stratix-Serie). Ein selbstkalibrierender Datenpfad nutzt die Vorteile der neuen I/O-Struktur und passt sich selbst dynamisch an, um stets die höchste zuverlässige Betriebsfrequenz über Prozess, Spannung und Temperatur hinweg zu gewährleisten.

Die Funktion der externen FPGA-Speicherschnittstellen der Stratix-Serie unterstützt:

    Ein- und Ausgabeoptionen mit SDR und halber Datenrate (HDR – halbe Frequenz und doppelte Datenbreite von SDR)

    HDR-Block mit Ausrichtung und Synchronisation

    De-Skew, Read/Write-Leveling und Clock-Domain-Crossing-Funktionalität

Einzelheiten zu den unterstützten Speichern und Datenraten finden Sie auf der Seite Externer Speicher der Stratix-Serie.

Signalintegrität

Die FPGA-I/O-Banken der Stratix-Serie bieten Signalintegrität, niedrige SSN und eine überragende Sichtqualität durch zahlreiche Verbesserungen auf Chip- und Gehäuseebene. Weitere Informationen finden Sie auf den Webseiten des Signal Integrity Technology Center.