Intel® Stratix® 10 GT SoC-FPGA
Intel® Stratix® 10 SoC FPGA kombiniert ein Quad-Core ARM* Cortex*–A53 MPCore* Hard-Processor-System mit der revolutionären Intel® Hyperflex™ FPGA Architektur um die Embedded-Leistung, Energieeffizienz, Dichte und Systemintegration zu bieten, die für Embedded-Anwendungen erforderlich ist.
Siehe auch: FPGA Design-Software, Design Store, Downloads, Community und Support
Intel® Stratix® 10 GT SoC-FPGA
Funktionsmerkmale und Vorteile
Ein hohes Maß an Systemintegration erzielen
Intel® Stratix® 10 SoC FPGA ermöglicht die USR im ARM* Technologieumfeld. ARMs 64-Bit-Architektur der nächsten Generation (ARMv8) erlaubt Hardware-Virtualisierung, Systemmanagement- und Überwachungsfunktionen sowie Beschleunigungsvorverarbeitungen. Der ARM* Cortex-A53* Prozessor unterstützt den 32-Bit-Ausführungsmodus und Board-Support-Pakete für gängige Betriebssysteme wie Linux*, VxWorks* von Wind River, uC/OS-II* und uC/OS-III* von Micrium und andere.
Erzielen Sie eine hohe Designerproduktivität mit optimierter FPGA- und SoC FPGA-Designsoftware
Durch neue Engines, die für Multi-Million-Logikelemente (LE) FPGA optimiert sind und eine erhebliche Reduzierung der Design-Iterationen bieten, ermöglicht die virtuelle Intel® Stratix® 10 SoC FPGA Plattform eine frühzeitig Entwicklung und Verifizierung von Software und eine C-basierte Designerfassung mit dem Intel® FPGA SDK für OpenCL™, was eine Designumgebung bietet, die einfach auf SoC FPGA implementiert werden kann. Heterogenes Debugging, Profiling und Visualisierung des gesamten Chips mit der Intel® FPGA SoC FPGA Embedded Development Suite (EDS) mit dem ARM* Development Studio 5* (DS-5*) Intel® SoC FPGA Edition Toolkit.
Intel® Stratix® 10 SoC FPGA Blockdiagramm
HPS: Quad-Core ARM* Cortex*-A53 Hard Prozessor System
SDM: Secure Device Manager
EMIB: Embedded Multi-Die Interconnect Bridge
Merkmal |
Beschreibung |
|---|---|
Prozessor |
Quad-Core ARM* Cortex*-A53 MPCore* Prozessor-Cluster mit bis zu 1,5 GHz |
Coprocessors |
Vektor-Gleitkommaeinheit (VFPU) mit einfacher und doppelter Genauigkeit, ARM* Neon* Media Processing Engine für jeden Prozessor |
Level 1 Cache |
32 KB L1-Befehlscache mit Parität, 32 KB L1-Datencache mit Fehlerkorrekturcode (ECC) |
Level 2 Cache |
1 MB KB gemeinsam genutzter L2-Cache mit ECC |
On-Chip-Speicher |
256 KB On-Chip RAM |
Systemspeicher-Managementeinheit |
Die System Memory Management Unit ermöglicht ein einheitliches Speichermodell und erweitert die Hardware-Virtualisierung auf die in der FPGA-Fabric implementierten Peripheriegeräte. |
Cache-Kohärenzeinheit |
Bietet einseitige (E/A)-Kohärenz, die es einem CCU-Master ermöglicht, den kohärenten Speicher der ARM* Cortex*-A53 MPCore* CPUs einzusehen |
Direct Memory Access (DMA) Controller |
8-Kanal Direct Memory Access (DMA) |
Ethernet Media Access Controller (EMAC) |
3X 10/100/1000 EMAC mit integriertem DMA |
USB On-The-Go Controller (OTG) |
2X USB OTG mit integriertem DMA |
UART Controller |
2 X UART 16550 kompatibel |
Serial Peripheral Interface (SPI) Controller |
4 X SPI |
I2C-Controller |
5 X I2C |
SD/SDIO/MMC Controller |
1X eMMC 4.5 mit DMA- und CE-ATA-Unterstützung |
NAND Flash Controller |
1X ONFI 1.0 oder höher 8- und 16-Bit-Unterstützung |
General-Purpose I/O (GPIO) |
Maximal 48 software-programmierbare GPIO |
| Timer | 4 X Allzweck-Timer, 4 X Watchdog-Timer |
| Systemmanager | Beinhaltet speicherbelegte Steuer- und Status-Register und Logik zur Steuerung von Funktionen auf Systemebene und anderen HPS-Modulen |
| Reset Manager | Zurücksetzen von Signalen auf der Grundlage von Rücksetzanforderungen von Quellen in der HPS- und FPGA-Struktur und dem Schreiben von Software in die Modulrücksetzsteuerregister |
| Clock Manager | Bietet eine softwareprogrammierbare Taktsteuerung zur Konfiguration aller im HPS erzeugten Takte |
Cloud-Experten-Umfeld
Intel® SoC FPGA sind ARM* Prozessor-basiert und nutzen die Stärke des ARM* Ökosystems. Intel, unsere Technologiepartner und die Intel® SoC-FPGA-Anwendergemeinschaft bieten einen breiten Bereich an Optionen, um Ihre SoC-FPGA-Entwicklungsanforderungen zu erfüllen.
Videos
28G Transceivers
Dieses Video befasst sich mit der einzigartigen Transceiver-Architektur des Intel® Stratix® 10 FPGA. Siehe H-Tile-Transceiver, die über Intels EMIB-Technologie verbunden sind und mit 28 Gbit/s Backplane-Leistung arbeiten.
Intel® Hyperflex™ FPGA Architektur
Die Intel® Hyperflex™ FPGA Architektur in Intel® Stratix® 10 Bauelementen bietet die 2-fache fmAX-Leistung.1Dieses Video zeigt einen direkten Vergleich zwischen einem Originaldesign und einem Hyper-Optimized-Design.
PCIe* Gen3 DMA zu DDR4 SDRAM
Intel® Stratix® 10-Bausteine, die PCI Express* (PCIe*) und Hard-IP-Blöcke für die Steuerung des Speichers enthalten, kombiniert mit Avalon® Memory-Mapped-Interface- und Direct-Memory-Access-Funktion (DMA), um ein leistungsstarkes Referenzdesign zu erstellen.
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Bezugsquellen
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Produkt- und Leistungsinformationen
Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.de/benchmarks.