Intel® Stratix® 10 GT SoC-FPGA

Intel® Stratix® 10 SoC FPGA kombiniert ein Quad-Core ARM* Cortex*–A53 MPCore* Hard-Processor-System mit der revolutionären Intel® Hyperflex™ FPGA Architektur um die Embedded-Leistung, Energieeffizienz, Dichte und Systemintegration zu bieten, die für Embedded-Anwendungen erforderlich ist.

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Intel® Stratix® 10 GT SoC-FPGA

Merkmal

Beschreibung

Prozessor

Quad-Core ARM* Cortex*-A53 MPCore* Prozessor-Cluster mit bis zu 1,5 GHz

Coprocessors

Vektor-Gleitkommaeinheit (VFPU) mit einfacher und doppelter Genauigkeit, ARM* Neon* Media Processing Engine für jeden Prozessor

Level 1 Cache

32 KB L1-Befehlscache mit Parität, 32 KB L1-Datencache mit Fehlerkorrekturcode (ECC)

Level 2 Cache

1 MB KB gemeinsam genutzter L2-Cache mit ECC

On-Chip-Speicher

256 KB On-Chip RAM

Systemspeicher-Managementeinheit

Die System Memory Management Unit ermöglicht ein einheitliches Speichermodell und erweitert die Hardware-Virtualisierung auf die in der FPGA-Fabric implementierten Peripheriegeräte.

Cache-Kohärenzeinheit

Bietet einseitige (E/A)-Kohärenz, die es einem CCU-Master ermöglicht, den kohärenten Speicher der ARM* Cortex*-A53 MPCore* CPUs einzusehen

Direct Memory Access (DMA) Controller

8-Kanal Direct Memory Access (DMA)

Ethernet Media Access Controller (EMAC)

3X 10/100/1000 EMAC mit integriertem DMA

USB On-The-Go Controller (OTG)

2X USB OTG mit integriertem DMA

UART Controller

2 X UART 16550 kompatibel

Serial Peripheral Interface (SPI) Controller

4 X SPI

I2C-Controller

5 X I2C

SD/SDIO/MMC Controller

1X eMMC 4.5 mit DMA- und CE-ATA-Unterstützung

NAND Flash Controller

1X ONFI 1.0 oder höher 8- und 16-Bit-Unterstützung

General-Purpose I/O (GPIO)

Maximal 48 software-programmierbare GPIO

Timer 4 X Allzweck-Timer, 4 X Watchdog-Timer
Systemmanager Beinhaltet speicherbelegte Steuer- und Status-Register und Logik zur Steuerung von Funktionen auf Systemebene und anderen HPS-Modulen
Reset Manager Zurücksetzen von Signalen auf der Grundlage von Rücksetzanforderungen von Quellen in der HPS- und FPGA-Struktur und dem Schreiben von Software in die Modulrücksetzsteuerregister
Clock Manager Bietet eine softwareprogrammierbare Taktsteuerung zur Konfiguration aller im HPS erzeugten Takte

Produkt- und Leistungsinformationen

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Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.de/benchmarks.