Intel® Stratix® 10 FPGAs und SoC FPGA

Intel® Stratix® 10 FPGAs und SoCs bieten innovative Vorteile bei Leistung, Energieeffizienz, Dichte und Systemintegration. Mit der revolutionären Intel® Hyperflex™ FPGA-Architektur und der Kombination aus Intels patentierter Embedded Multi-Die Interconnect Bridge (EMIB), dem Advanced Interface Bus (AIB) und einem wachsenden Portfolio an Chiplets bieten die Intel® Stratix® 10 Bausteine eine bis zu 2-fache Leistungssteigerung gegenüber den Hochleistungs-FPGAs der vorherigen Generation.1

Siehe auch: Intel® Stratix® 10 FPGAs Design-Software, DesignStore, Downloads, Community und Support

Intel® Stratix® 10 FPGAs und SoC FPGA

Intel® Hyperflex™ FPGA Architektur

2Um die Herausforderungen von Systemen der nächsten Generation zu meistern, verfügen die Intel® Stratix® 10 FPGAs und SoCs über die neue Intel® Hyperflex™ FPGA-Architektur, die im Vergleich zu den High-End-FGAs der vorherigen Generation eine doppelt so hohe Taktfrequenzleistung und einen bis zu 70 % niedrigeren Stromverbrauch bietet.

Mit der Intel® Hyperflex™ FPGA-Architektur werden überall in der FPGA-Fabric zusätzliche by-passable-Register eingeführt. Die zusätzlichen Register, die so genannten Hyper-Register, sind auf jedem Segment des Interconnect-Routings und an den Eingängen aller Funktionsblöcke verfügbar. Hyper-Register ermöglichen drei Schlüsseltechniken, um die 2fache Kernleistung zu erreichen:

  • Feinkörniges Hyper-Retiming zur Beseitigung kritischer Pfade.
  • Null Latenz Hyper-Pipelining zur Beseitigung von Routing-Verzögerungen.
  • Flexibel Hyper-Optimierung, um die beste Leistung zu erzielen.

Bei Verwendung dieser Techniken in Ihrem Design verwenden die Hyper-Aware-Design-Tools automatisch die Hyper-Register, um eine maximale Kerntaktfrequenz zu erreichen.

Heterogene 3D System-In-Package Integration

Mischen von Funktionalität und Prozessknoten

Die heterogene 3D-SiP-Integration bietet eine Reihe wichtiger Vorteile auf Systemebene, darunter:

Erfahren Sie mehr über heterogene 3D-SiP-Integration

Laden Sie dieses Whitepaper herunter und erfahren Sie mehr darüber, wie Intel® Stratix® 10 FPGAs und SoC-FPGAs die heterogene 3D-SiP-Integration nutzen, um einen Durchbruch bei Leistung, Stromverbrauch und Formfaktor zu erzielen und gleichzeitig eine höhere Skalierbarkeit und Flexibilität zu bieten. Außerdem erfahren Sie, wie die EMIB-Technologie von Intel eine hervorragende Lösung für die Multi-Die-Integration darstellt.

Intel EMIB-Packaging-Technik für Intel® Stratix® 10-Bausteine

Die patentierte Embedded Multi-Die Interconnect Bridge (EMIB) von Intel ermöglicht die effektive Integration systemkritischer Komponenten wie Analog-, Speicher-, ASIC- und CPU-Komponenten in das Gehäuse. Die EMIB-Technologie bietet im Vergleich zu anderen In-Package-Integrationstechnologien einen einfacheren Fertigungsablauf. Zusätzlich macht EMIB die Verwendung von Through-Silicon-Vias (TSV) und speziellem Interposer-Silizium überflüssig und ermöglicht so eine Lösung mit höherer Leistung, geringerer Komplexität und hervorragender Signal- und Leistungsintegrität. EMIB verwendet einen kleinen, in das Substrat eingebetteten Siliziumchip, um eine Verbindung mit extrem hoher Dichte zwischen den Chips herzustellen. Die Standard-Flip-Chip-Baugruppe verbindet die Stromversorgungs- und Benutzersignale des Chips mit den Gehäusebällen. Dieser Ansatz minimiert Störungen durch Kernschaltgeräusche und Übersprechen und sorgt für eine hervorragende Signal- und Leistungsintegrität.

Einzelheiten über die spezifische Implementierung dieser Technologie in der kommenden Intel® Stratix® 10 Produktreihe finden Sie im Abschnitt Transceiver.

Transceiver

Funktionsmerkmale

Transceiver-Tile-Varianten

L-Tile (17,4 G)

PCIe* Gen3 x 16

H-Tile (28,3 G)

PCIe* Gen3 x 16

E-Tile (30 G / 58 G)

4x100 GE

P-Tile (16 G)
Intel® Ultra Path Interconnect (Intel® UPI)

oder
PCIe* Gen4 x 16

Intel® Stratix® 10 Gerätevarianten GX, SX GX, SX, TX, MX TX, MX DX
Maximale Anzahl von Transceivern pro Tile* 24 24 24 20
Maximale Chip-to-Chip-Datenraten (NRZ/PAM4) 17,4 Gbit/s 28,3 Gbit/s 28,9 Gbit/s / 57,8 Gbit/s 16 GT/s/-
Maximale Backplane-Datenraten (NRZ/PAM4) 12,5 Gbit/s 28,3 Gbit/s 28,9 Gbit/s / 57,8 Gbit/s 16 GT/s/-
Einfügungsdämpfung bei maximaler Datenrate Bis zu 18 dB Bis zu 30 dB Bis zu 35 dB Siehe PCIe* Gen4 und UPI Spezifikationen und Bedingungen
Hard IP

PCIe* Gen1, 2 und 3 mit Unterstützung für x1, x4, x8 und x16 Lanes

10G-Fire-Code-FEC Hard IP

PCIe* Gen1, 2 und 3 mit x1, x4, x8 und x16 Lanes

SR-IOV mit

4 physische Funktionen und

2K virtuelle Funktionen

10G-Fire-Code-FEC Hard IP

10/25/100 GbE MAC mit RS-FEC and KP-FEC Intel® Ultra Path Interconnect (Intel® UPI)
PCIe* Gen1, 2, 3 und 4 mit x1, x4, x8 und x16 Lanes
SR-IOV mit
8 physische Funktionen
2048 virtuelle Funktionen
Unterstützung der Portverzweigung für 2x8 Endpunkt oder 4x4 Rootport
Umgehungsfunktionen der Transaktionsschicht (TL)
Konfiguration über Protokoll (CvP) Initialisierung
Autonomer Modus
VirtIO
Skalierbarer IOV
Gemeinsamer virtueller Speicher
*Die exakte Anzahl der in einer Kombination aus Gerät und Gehäuse verfügbaren Transceiver entnehmen Sie bitte den Produkttabellen für Intel® Stratix® 10-Geräte.

Verbindung zu CPUs, ASICs und ASSPs

Intel® Stratix® 10 DX FPGAs zielen auf Hochleistungs-Beschleunigungsanwendungen ab, die zunehmend in den Märkten für Rechenzentren, Netzwerke, Cloud Computing sowie Test- und Messsysteme verwendet werden. Sie verfügen über Blöcke mit harten und weichen Eigenschaften, die sowohl UPI- als auch PCIe* Gen4-Schnittstellen unterstützen.

Eine kohärente Schnittstelle mit niedriger Latenz und hoher Leistung wird erreicht, wenn das FPGA über Intel® Ultra Path Interconnect (Intel® UPI) an ausgewählte skalierbare Intel® Xeon® Prozessoren angeschlossen wird, während die nicht kohärente Schnittstelle die Vorteile jedes PCI Express* (PCIe*) Gen4-fähigen Geräts nutzt.

Detaillierte Merkmale der Intel® Stratix® 10 FPGAs und SoCs Interconnect-Lösung:

  • Harte Intel UPI-Eigenschaften in Intel® Stratix® 10-Geräten, die Cache Agent und Home Agent Soft-IP unterstützen.
  • Hard PCI Express Gen4 x16 Intellectual Property Blocks mit Eigenschaften wie Endpoint- und Root-Port-Bifurkationsmodi, Virtualisierungsunterstützung für Single-Root-I/O-Virtualisierung (SR-IOV), Virtual-I/O-Device (VIRTIO), Intel® Scalable-I/O-Virtualisierung (Intel® Scalable IOV) und Transaction-Layer-Bypass-Modus.

Externe Speicherschnittstellen

Intel® Stratix® 10-Geräte bieten Unterstützung für Speicherschnittstellen, einschließlich serieller und paralleler Schnittstellen.

Parallele Speicherschnittstellen

Intel® Stratix® 10 Bausteine bieten parallele Speicherunterstützung bis zu 2.666 Mbit/s für DDR4 SDRAM und unterstützen einen breiten Bereich anderer Protokolle (siehe unten).

  • Die Steuerung des Festspeichers bietet hohe Leistung bei niedrigem Stromverbrauch, einschließlich Unterstützung für:
    • DDR4.
    • DDR3 / DDR3L.
    • LPDDR3.
  • Die Unterstützung von Soft-Controllern bietet die Flexibilität, einen großen Bereich von Speicherschnittstellenstandards zu unterstützen, darunter:
    • RLDRAM 3.
    • QDR II+ / QDR II + Xtreme / QDR IV.
    • Wählen Sie den Intel® Optane™ DC persistenten Speicher.

Digitale Signalverarbeitung (DSP)

Mit Intel® Stratix® 10 Bausteinen können digitale Signalverarbeitungsdesigns (DSP) bis zu 10 Tera Gleitkommaoperationen pro Sekunde (TFLOPS) mit IEEE 754 Gleitkommaoperationen einfacher Genauigkeit erreichen. Dieser beispiellose Rechendurchsatz wird durch einen gehärteten Gleitkomma-Operator in jedem DSP-Block ermöglicht. Es wurde zunächst in der Produktreihe Intel® Arria® 10 eingeführt und jetzt erweitert, um einen um eine Größenordnung höheren Durchsatz in Intel® Stratix® 10 FPGAs und SoCs zu ermöglichen. Lesen Sie den Intel® Stratix® 10 FPGA und den SoC DSP Backgrounder.

Intel® Stratix® 10 Geräte-DSP-Block

KI-Tensor-Block

Unter Verwendung von Intel® Stratix® 10 NX FPGA können AI-Beschleunigungsdesigns bis zu 143 INT8/Block Floating Point 16 (Block FP16) TOPS/TFLOPS bei ~1 TOPS/W oder 286 INT4/Block Floating Point 12 (Block FP12) TOPS/TFLOPS bei ~2 TOPS/W erreichen. 3. Möglich wird dieser Rechendurchsatz durch einen neuen Typ von KI-optimierten Rechenblöcken, den so genannten AI Tensor Block. In der Architektur des AI Tensor Blocks sind drei Punktprodukt-Einheiten enthalten, von denen jede zehn Multiplikatoren und zehn Akkumulatoren hat, also insgesamt 30 Multiplikatoren und 30 Akkumulatoren in jedem Block. Die Architektur des AI Tensor Blocks ist auf gängige Matrix-Matrix- oder Vektor-Matrix-Multiplikationen abgestimmt, die in einem breiten Bereich von AI-Berechnungen verwendet werden, und ist so konzipiert, dass sie sowohl bei kleinen als auch bei großen Matrixgrößen effizient arbeitet.

Intel® Stratix® 10 FPGAs und SoCs gewährleisten eine hohe Zuverlässigkeit und bieten Funktionen zur SEU-Minderung.

  • Advanced SEU Detection (ASD).
    • Empfindlichkeitsverarbeitung.
    • Hierarchische Kennzeichnung
  • Fehlerinjektion.
    • Verwendung zur Charakterisierung und Verbesserung Ihrer Entwürfe.

Intel® Stratix® 10 SoC Entwicklungswerkzeuge

Die Intel® SoC FPGA Embedded Development Suite (SoC EDS) mit ARM* Development Studio* 5 (DS- 5*) unterstützt Intel® Stratix® 10 SoCs und bietet heterogenes Debugging, Profiling und Whole-Chip-Visualisierung. Das SoC-EDS vereint alle Software-Debugging-Informationen aus den CPU- und FPGA-Domänen und stellt sie in einer organisierten Form innerhalb der Standard-DS-5-Benutzeroberfläche dar. Das Toolkit ermöglicht den Anwendern ein noch nie dagewesenes Maß an Debugging-Transparenz und -Kontrolle, was zu erheblichen Produktivitätssteigerungen führt.

Weitere Informationen finden Sie auf der Intel® Stratix® 10 SoC Seite.

Produkt- und Leistungsinformationen

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Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.de/benchmarks.

2

Tests messen die Leistung von Komponenten bei einem bestimmten Test und mit bestimmten Systemen. Unterschiede in der Hardware, der Software oder der Konfiguration des Systems beeinflussen die tatsächliche Leistung. Wer vor dem Kauf die Leistungsfähigkeit bewerten möchte, sollte hierzu andere Informationsquellen heranziehen. Ausführlichere Angaben über die Leistung und Benchmarkergebnisse finden Sie unter www.intel.com/benchmarks.

3

Auf Basis interner Schätzwerte von Intel.
Tests messen die Leistung von Komponenten bei einem bestimmten Test und mit bestimmten Systemen. Unterschiede in der Hardware, der Software oder der Konfiguration des Systems beeinflussen die tatsächliche Leistung. Wer vor dem Kauf die Leistungsfähigkeit bewerten möchte, sollte hierzu andere Informationsquellen heranziehen. Ausführlichere Angaben über die Leistung und Benchmarkergebnisse finden Sie unter www.intel.de/benchmarks.
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