Intel® Stratix® 10 FPGA und SoC FPGA
Intel® Stratix® 10 FPGA und SoC FPGA bieten innovative Vorteile bei Leistung, Energieeffizienz, Dichte und Systemintegration. Mit der revolutionären Intel® Hyperflex™ FPGA-Architektur und einer Kombination aus Intels patentierter Embedded Multi-Die Interconnect Bridge (EMIB)-Technik, dem Advanced Interface Bus (AIB) und einem wachsenden Portfolio an Chiplets bieten Intel® Stratix® 10 Geräte eine bis zu 2-fache Leistungssteigerung gegenüber der vorherigen Generation leistungsstarker FPGA.1
Siehe auch: FPGA Design-Software, Design Store, Downloads, Community und Support
Intel® Stratix® 10 FPGA und SoC FPGA
Intel® Hyperflex™ FPGA Architektur
2Um die Herausforderungen von Systemen der nächsten Generation zu meistern, verfügen die Intel® Stratix® 10 FPGAs und SoCs über die neue Intel® Hyperflex™ FPGA-Architektur, die im Vergleich zu den High-End-FGAs der vorherigen Generation eine doppelt so hohe Taktfrequenzleistung und einen bis zu 70 % niedrigeren Stromverbrauch bietet.
Vorteile
Höherer Durchsatz
Nutzen Sie die 2-fache Leistung der Kerntaktfrequenz, um den Durchsatz zu erhöhen.
Größere Designfunktionen
Verwendung schnellerer Frequenzen zur Verringerung der Busbreite und zur Reduzierung der Größe der geistigen Eigenschaften (IP), wodurch zusätzliche FPGA-Ressourcen für die Erweiterung der Funktionalität frei werden.
Verbesserte Leistungseffizienz
Verwendung einer reduzierten IP-Größe, die durch die Intel® Hyperflex™ FPGA-Architektur ermöglicht wird, um Designs, die mehrere Bauelemente umfassen, in einem einzigen Bauelement zu konsolidieren und so den Stromverbrauch im Vergleich zu Bauelementen der vorherigen Generation um bis zu 70 % zu senken.
Gesteigerte Designer-Produktivität
Steigern Sie die Leistung durch weniger Routing-Staus und weniger Design-Iterationen unter Verwendung von Hyper-Aware-Design-Tools.
Mit der Intel® Hyperflex™ FPGA-Architektur werden überall in der FPGA-Fabric zusätzliche by-passable-Register eingeführt. Die zusätzlichen Register, die so genannten Hyper-Register, sind auf jedem Segment des Interconnect-Routings und an den Eingängen aller Funktionsblöcke verfügbar. Hyper-Register ermöglichen drei Schlüsseltechniken, um die 2fache Kernleistung zu erreichen:
- Feinkörniges Hyper-Retiming zur Beseitigung kritischer Pfade.
- Null Latenz Hyper-Pipelining zur Beseitigung von Routing-Verzögerungen.
- Flexibel Hyper-Optimierung, um die beste Leistung zu erzielen.
Bei Verwendung dieser Techniken in Ihrem Design verwenden die Hyper-Aware-Design-Tools automatisch die Hyper-Register, um eine maximale Kerntaktfrequenz zu erreichen.
Intel® Hyperflex™ FPGA Architektur in Intel® Stratix® 10 Bauelementen
Lernen Sie, wie die Innovationen der Intel® Hyperflex™ FPGA-Architektur Entwicklern helfen, ihre Leistungsziele zu erreichen.
Informieren Sie sich darüber, wie die Innovationen der Intel® Hyperflex™ FPGA-Architektur-Designsoftware die Anzahl der Design-Iterationen reduzieren und die Produktivität der Entwickler erhöhen, um eine schnelle Markteinführung zu ermöglichen.
Optimieren Sie Ihre Designs mit der Intel® Hyperflex™ FPGA Architektur
Die Intel® Hyperflex™ FPGA-Architektur bietet drei Schlüsseltechniken zur Erzielung der 2fachen Leistung: Hyper-Retiming, Hyper-Pipelining und Hyper-Optimierung. Lesen Sie das High-Performance Design Handbook für Intel® Stratix® 10 Bauelemente, um zu lernen, wie man diese Leistungsoptimierungstechniken kombiniert, um die höchsten Taktfrequenzen in Intel® Stratix® 10 Bauelemente zu erzielen.
Laden Sie das Intel® Stratix® 10 Handbuch für Hochleistungsdesign herunterladen ›
Beginnen Sie noch heute mit der Entwicklung mit der Intel® Hyperflex™ FPGA-Architektur
Die Intel® Hyperflex™ FPGA Architektur nutzt den Hyper-Aware Design Flow. Dieser Flow beinhaltet die innovative Funktion Fast Forward Compile, die es Designern ermöglicht, die Designleistung schnell zu untersuchen und bahnbrechende Leistungsniveaus zu erreichen.
Die Fast Forward Compile-Funktion ist ab heute verfügbar, so dass Sie mit dem Design mit der Intel® Hyperflex™ FPGA-Architektur für Intel® Stratix® 10 Bauelemente beginnen können. Wenden Sie sich an Ihren Vertriebsmitarbeiter, um eine Lizenz zu erhalten.
Wenden Sie sich an Ihren lokalen Vertriebsmitarbeiter, um die Fast Forward Compile-Funktion zu testen.
Sehen Sie sich das Demo-Video zur Fast Forward Compile-Funktion an
Sehen Sie sich dieses Demo-Video über die Fast Forward Compile-Funktion für Intel® Stratix® 10 Bauelement-Designs an. In diesem Video sehen Sie, wie die Fast Forward Compile-Funktion innovative Funktionen zur Leistungsuntersuchung bietet und die drei Schlüssel-Design-Optimierungen für die Intel® Hyperflex™ FPGA-Architektur implementiert, darunter.
- Wie man Retiming-Beschränkungen überwindet, um Hyper-Retiming zu ermöglichen.
- Optimierung von Designs zur Implementierung von Hyper-Pipelining.
- Ermittlung und Überwindung von Leistungsengpässen bei der Hyper-Optimierung.
Schulungen zur Intel® Hyperflex™ FPGA-Architektur
Intel bietet Schulungen unter Anleitung und Online-Schulungen an, in denen Design-Optimierungstechniken behandelt werden, mit denen Sie unter Verwendung der Intel® Hyperflex™ FPGA-Architektur die maximale Leistung aus Ihrem Design herausholen können.
Heterogene 3D System-In-Package Integration
Intel® Stratix® 10 FPGAs und SoCs verwenden die heterogene 3D-System-in-Package (SiP)-Technologie, um eine monolithische FPGA-Core-Fabric mit 3D-SiP-Transceiver-Kacheln und anderen fortschrittlichen Komponenten in einem einzigen Gehäuse zu integrieren.
Skalierbare und flexible Lösungen
Heterogene 3D-SiP-Integration ermöglicht einen skalierbaren und flexiblen Pfad zur Bereitstellung mehrerer Produktvarianten, die Funktionalität und/oder Prozessknoten effektiv innerhalb eines einzigen Gehäuses mischen.
Mischen von Funktionalität und Prozessknoten
Die heterogene 3D-SiP-Integration bietet eine Reihe wichtiger Vorteile auf Systemebene, darunter:
Starke Leistung
Heterogene Integration bietet einen Pfad zur Integration von Schnittstellenfunktionen mit höherer Bandbreite, um den Anforderungen von 400-Gigabit- bis 1-Terabit-Systemen gerecht zu werden.
Niedrigere Leistung
Verglichen mit diskreten Bauteilen auf einer Leiterplatte wird durch die heterogene Integration der Stromverbrauch für die Ansteuerung langer Verbindungsleitungen reduziert, was zu einer insgesamt niedrigeren Leistungsaufnahme führt.
Kleinerer Formfaktor
Durch Integration diskreter Komponenten in ein einziges Gehäuse kann die Gesamtgröße der Lösung erheblich verringert werden, da weniger Leiterplattenfläche für das Routing verwendet wird.
Erfahren Sie mehr über heterogene 3D-SiP-Integration
Laden Sie dieses Whitepaper herunter und erfahren Sie mehr darüber, wie Intel® Stratix® 10 FPGAs und SoC-FPGAs die heterogene 3D-SiP-Integration nutzen, um einen Durchbruch bei Leistung, Stromverbrauch und Formfaktor zu erzielen und gleichzeitig eine höhere Skalierbarkeit und Flexibilität zu bieten. Außerdem erfahren Sie, wie die EMIB-Technologie von Intel eine hervorragende Lösung für die Multi-Die-Integration darstellt.
Intel EMIB-Packaging-Technik für Intel® Stratix® 10 Bauelemente
Die patentierte Embedded Multi-Die Interconnect Bridge (EMIB) von Intel ermöglicht die effektive Integration systemkritischer Komponenten wie Analog-, Speicher-, ASIC- und CPU-Komponenten in das Gehäuse. Die EMIB-Technologie bietet im Vergleich zu anderen In-Package-Integrationstechnologien einen einfacheren Fertigungsablauf. Zusätzlich macht EMIB die Verwendung von Through-Silicon-Vias (TSV) und speziellem Interposer-Silizium überflüssig und ermöglicht so eine Lösung mit höherer Leistung, geringerer Komplexität und hervorragender Signal- und Leistungsintegrität. EMIB verwendet einen kleinen, in das Substrat eingebetteten Siliziumchip, um eine Verbindung mit extrem hoher Dichte zwischen den Chips herzustellen. Die Standard-Flip-Chip-Baugruppe verbindet die Stromversorgungs- und Benutzersignale des Chips mit den Gehäusebällen. Dieser Ansatz minimiert Störungen durch Kernschaltgeräusche und Übersprechen und sorgt für eine hervorragende Signal- und Leistungsintegrität.
Einzelheiten über die spezifische Implementierung dieser Technologie in der kommenden Intel® Stratix® 10 Bauelement-Produktreihe finden Sie im Abschnitt Transceiver.
Transceiver
Intel® Stratix® 10 FPGAs und SoC FPGAs eröffnen mit der Einführung innovativer heterogener 3D System-in-Package (SiP) Transceiver eine neue Ära der Transceiver-Technologie. Transceiver-Kacheln werden mit einer monolithischen programmierbaren Core-Fabric unter Verwendung von System-in-Package-Integration kombiniert, um die ständig steigenden Anforderungen an die Systembandbreite in praktisch allen Marktsegmenten zu erfüllen. Transceiver-Kacheln ermöglichen die höchste Anzahl von Transceiver-Kanälen in einem FPGA, ohne dass die Verwendung darunter leidet.
Funktionsmerkmale |
Transceiver-Tile-Varianten |
|||
|---|---|---|---|---|
L-Tile (17,4 G) PCIe* Gen3 x 16 |
H-Tile (28,3 G) PCIe* Gen3 x 16 |
E-Tile (30 G / 58 G) 4x100 GE |
P-Tile (16 G) oder |
|
| Intel® Stratix® 10 Gerätevarianten | GX, SX | GX, SX, TX, MX | TX, MX | DX |
| Maximale Anzahl von Transceivern pro Tile* | 24 | 24 | 24 | 20 |
| Maximale Chip-to-Chip-Datenraten (NRZ/PAM4) | 17,4 Gbit/s | 28,3 Gbit/s | 28,9 Gbit/s / 57,8 Gbit/s | 16 GT/s/- |
| Maximale Backplane-Datenraten (NRZ/PAM4) | 12,5 Gbit/s | 28,3 Gbit/s | 28,9 Gbit/s / 57,8 Gbit/s | 16 GT/s/- |
| Einfügungsdämpfung bei maximaler Datenrate | Bis zu 18 dB | Bis zu 30 dB | Bis zu 35 dB | Siehe PCIe* Gen4 und UPI Spezifikationen und Bedingungen |
| Hard IP | PCIe* Gen1, 2 und 3 mit Unterstützung für x1, x4, x8 und x16 Lanes 10G-Fire-Code-FEC Hard IP |
PCIe* Gen1, 2 und 3 mit x1, x4, x8 und x16 Lanes SR-IOV mit 4 physische Funktionen und 2K virtuelle Funktionen 10G-Fire-Code-FEC Hard IP |
10/25/100 GbE MAC mit RS-FEC and KP-FEC | Intel® Ultra Path Interconnect (Intel® UPI) PCIe* Gen1, 2, 3 und 4 mit x1, x4, x8 und x16 Lanes SR-IOV mit 8 physische Funktionen 2048 virtuelle Funktionen Unterstützung der Portverzweigung für 2x8 Endpunkt oder 4x4 Rootport Umgehungsfunktionen der Transaktionsschicht (TL) Konfiguration über Protokoll (CvP) Initialisierung Autonomer Modus VirtIO Skalierbarer IOV Gemeinsamer virtueller Speicher |
| *Die exakte Anzahl der in einer Kombination aus Gerät und Gehäuse verfügbaren Transceiver entnehmen Sie bitte den Produkttabellen für Intel® Stratix® 10 Bauelemente. | ||||
Heterogene 3D SiP Vorteile
Noch nie dagewesene Performance
- Intel® Stratix® 10 GX- und SX-Bauelemente unterstützen Datenraten von bis zu 28,3 Gbit/s und ermöglichen Mainstream-Protokolle.
- Intel® Stratix® 10 TX- und MX-Bauelemente unterstützen Datenraten bis zu 57,8 Gbit/s PAM4 und ermöglichen Mainstream- und zukünftige Protokolle einschließlich PAM4-Unterstützung.
- Intel® Stratix® 10 DX-Bauelemente unterstützen PCIe*-Datenraten von bis zu 16 GT/s pro Lane und UPI-Datenraten von bis zu 11,2 GT/s und ermöglichen so eine Mainstream- und kohärente Verbindung zu zukünftigen, ausgewählten skalierbaren Intel® Xeon® Prozessoren.
Höchste Transceiveranzahl Produktreihe
- Bis zu 144 Vollduplex-Kanäle.
- Bis zu 6 Instanzen von PCI Express* (PCIe*) Gen3 mit x16 Hard IP.
- Bis zu 4 Instanzen von PCI Express* (PCIe*) Gen4 mit x16 Hard IP (P-Tile).
- Bis zu 3 Instanzen von Intel® Ultra Path Interconnect (Intel® UPI) hard IP.
- Harte IP-Unterstützung: 100GE MAC und PHY, RS-FEC.
Flexibilität und Skalierbarkeit
- Vier verschiedene Transceiver-Kacheln, die den Bedarf an aktuellen und zukünftigen Protokollen abdecken.
- Dual-Mode-Mode-Transceiver erlauben die Umschaltung zwischen PAM4- und NRZ-Modulationsverfahren.
- Bis zu 16 GB HBM2-DRAM-Speicher im Gehäuse mit 512 Gbit/s.
Benutzerfreundlichkeit
- Die adaptive kontinuierliche zeitlineare Entzerrung (CTLE) und die adaptive entscheidungsrückgekoppelte Entzerrung (DFE) tragen dem Bedarf von Anwendungen mit großer Reichweite Rechnung.
- Precision Signal Integrity Calibration Engine (PreSICE).
- Sowohl die physikalische Codierungsunterschicht (PCS) als auch die physikalische Medienanbindung (PMA) mit dynamischer Rekonfigurationsfähigkeit.
Verbindung zu CPUs, ASICs und ASSPs
Intel® Stratix® 10 DX FPGAs zielen auf Hochleistungs-Beschleunigungsanwendungen ab, die zunehmend in den Märkten für Rechenzentren, Netzwerke, Cloud Computing sowie Test- und Messsysteme verwendet werden. Sie verfügen über Blöcke mit harten und weichen Eigenschaften, die sowohl UPI- als auch PCIe* Gen4-Schnittstellen unterstützen.
Eine kohärente Schnittstelle mit niedriger Latenz und hoher Leistung wird erreicht, wenn das FPGA über Intel® Ultra Path Interconnect (Intel® UPI) an ausgewählte skalierbare Intel® Xeon® Prozessoren angeschlossen wird, während die nicht kohärente Schnittstelle die Vorteile jedes PCI Express* (PCIe*) Gen4-fähigen Geräts nutzt.
Detaillierte Merkmale der Intel® Stratix® 10 FPGAs und SoCs Interconnect-Lösung:
- Harte Intel UPI-Eigenschaften in Intel® Stratix® 10 Bauelementen, die Cache Agent und Home Agent Soft-IP unterstützen.
- Hard PCI Express Gen4 x16 Intellectual Property Blocks mit Eigenschaften wie Endpoint- und Root-Port-Bifurkationsmodi, Virtualisierungsunterstützung für Single-Root-I/O-Virtualisierung (SR-IOV), Virtual-I/O-Device (VIRTIO), Intel® Scalable-I/O-Virtualisierung (Intel® Scalable IOV) und Transaction-Layer-Bypass-Modus.
Externe Speicherschnittstellen
Intel® Stratix® 10 Bauelemente bieten Unterstützung für Speicherschnittstellen, einschließlich serieller und paralleler Schnittstellen.
Parallele Speicherschnittstellen
Intel® Stratix® 10 Bausteine bieten parallele Speicherunterstützung bis zu 2.666 Mbit/s für DDR4 SDRAM und unterstützen einen breiten Bereich anderer Protokolle (siehe unten).
- Die Steuerung des Festspeichers bietet hohe Leistung bei niedrigem Stromverbrauch, einschließlich Unterstützung für:
- DDR4.
- DDR3 / DDR3L.
- LPDDR3.
- Die Unterstützung von Soft-Controllern bietet die Flexibilität, einen großen Bereich von Speicherschnittstellenstandards zu unterstützen, darunter:
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Wählen Sie den Intel® Optane™ DC persistenten Speicher.
Weitere Informationen
Secure Device Manager
Mit der Intel® Stratix® 10 Bauelement-Produktreihe wird ein neuer Secure Device Manager (SDM) eingeführt, der in allen Dichten und Varianten der Produktreihe verfügbar ist. Der Secure Device Manager ist die zentrale Kommandozentrale für das gesamte FPGA und steuert Schlüsselvorgänge wie Konfiguration, Gerätesicherheit, SEU-Reaktionen (Single Event Upset) und Energieverwaltung. Der Secure Device Manager schafft ein einheitliches, sicheres Managementsystem für das gesamte Gerät, einschließlich der FPGA-Fabric, des harten Prozessorsystems (HPS) in SoCs, der eingebetteten harten IP-Blöcke und der E/A-Blöcke.
Lesen Sie das Intel® Stratix® Gerätesicherheit-Benutzerhandbuch
Die Schlüsseldienste des SDM
Konfiguration
- Verwaltet den Start des Geräts im Benutzermodus.
- Unterstützt das Laden von Benutzerkonfigurationsdaten.
- Konfiguration Bitstream-Dekomprimierung.
Sicherheit
- Bitstream-Authentifizierung und -Autorisierung.
- Bitstream-Entschlüsselung.
- Sichere Bereitstellung und Speicherung von Bitstream-Schlüsseln.
- Manipulationsüberwachung.
Single-Event Upset (SEU)
- SEU-Erkennung und Korrektur.
Energieverwaltung
- Verwaltet die Smart Voltage ID-Operationen.
- Überwacht kritische Stromversorgungen.
Schlüsselvorteile des Secure Device Manager
Benutzerkonfigurierbarer Boot-Prozess
Mit einem speziellen Prozessor, der die Konfiguration verwaltet, können Intel® Stratix® 10 FPGA-Benutzer die Konfigurationsreihenfolge der Kernlogik im FPGA oder SoC steuern. Sie können auch wählen, ob das FPGA-Design oder die Prozessor-Anwendung zuerst hochfährt und ob das erste System die Konfigurationssteuerung des zweiten verwaltet. Der Secure Device Manager bietet im Vergleich zu FPGAs und SoCs der vorherigen Generation mehr Flexibilität und eine benutzerdefinierte Konfigurationssteuerung.
Benutzergesteuerte Reaktion auf SEU und Erkennung von Manipulationen
Sie können die Reaktionen des FPGA oder SoC auf SEU und Erkennung von Manipulationen unter Verwendung eines speziellen Prozessors im Secure Device Manager steuern. Intel® Stratix® 10 Bauelemente unterstützen auch die benutzerdefinierte Löschung von Bauelementen, wobei die reaktive Nullsetzung von Daten als Sicherheitsmaßnahme dient.
Physikalisch nicht überprüfbare Funktion zum Schutz von Schlüsseln
Intel® Stratix® 10 Bauelemente setzen eine Physically Unclonable Function (PUF) ein, die branchenführende Sicherheit für den Schutz von Bitstream-Verschlüsselungsschlüsseln bietet.
Schutz vor Manipulationen
Intel® Stratix® 10 Bauelemente enthalten On-Chip-Temperatursensoren und Spannungsschienenüberwachungen zur Erkennung von Manipulationsangriffen auf den FPGA oder das SoC. Außerdem können Sie mit dem sicheren Prozessor im Secure Device Manager den Konfigurationsprozess aktualisieren. Wenn sich ein bestimmter Konfigurationsprozess im Hinblick auf das Bedrohungsprofil als unwirksam erweist, können Sie vor Ort eine andere Konfigurationsreihenfolge oder aktualisierte Verschlüsselungsprozesse einsetzen.
Fortgeschrittene Schlüssel-Management-Schemata
Intel® Stratix® 10 Bauelemente unterstützen ein komplexes Authentifizierungs- und Autorisierungsverfahren mit asymmetrischen Schlüsseln. Sie können mehrere Schlüssel zur Authentifizierung eines Bitstromabschnitts verwenden, und Sie können verschiedene Schlüssel zur Authentifizierung verschiedener Bitströme oder Bitstromabschnitte verwenden. Sie können die Berechtigungen eines autorisierten Signierschlüssels kontrollieren, sowie Signierschlüssel widerrufen und ersetzen.
Intel® Stratix® 10 Bauelemente verwenden ein fortschrittliches Bitstream-Verschlüsselungsschema, das die Menge der mit einem einzigen Schlüssel verschlüsselten Daten minimiert. Sie können Bitstream-Abschnitte mit verschiedenen Schlüsseln verschlüsseln oder einen Modus zur Aktualisierung der Schlüssel aktivieren, bei dem die Verschlüsselungsschlüssel in jedem Bitstream-Abschnitt automatisch aktualisiert werden.
Erweiterte Geräteverwaltung
Die Benutzer- und Befehlsauthentifizierungsfunktionen des Secure Device Managers ermöglichen auch eine ganze Reihe neuer sicherer Gerätewartungsfunktionen für die Intel® Stratix® 10 Bauelemente-Produktreihe. Zu diesen Funktionen gehören:
- Sichere Fernaktualisierung (authentifiziert).
- Sichere Rücksendegenehmigung (RMA) von Geräten ohne Preisgabe von Benutzerschlüsseln.
- Sicheres Debuggen von Designs und ARM* Prozessor Code.
- Sicheres Schlüsselmanagement.
Digitale Signalverarbeitung (DSP)
Mit Intel® Stratix® 10 Bauelemente können digitale Signalverarbeitungsdesigns (DSP) bis zu 10 Tera Gleitkommaoperationen pro Sekunde (TFLOPS) mit IEEE 754 Gleitkommaoperationen einfacher Genauigkeit erreichen. Dieser beispiellose Rechendurchsatz wird durch einen gehärteten Gleitkomma-Operator in jedem DSP-Block ermöglicht. Es wurde zunächst in der Produktreihe Intel® Arria® 10 eingeführt und jetzt erweitert, um einen um eine Größenordnung höheren Durchsatz in Intel® Stratix® 10 FPGAs und SoCs zu ermöglichen.
Intel® Stratix® 10 Bauelemente-DSP-Block
Noch nie dagewesene Performance
Intel® Stratix® 10 Bauelemente liefern bis zu 23 TMACs Festkomma-Leistung und bis zu 10 TFLOPS IEEE-754 Single-Precision-Gleitkomma-Leistung.
Bahnbrechende Leistung pro Watt Wirkungsgrad
Neben der hohen Leistung können Intel® Stratix® 10 Bauelemente eine Energieeffizienz von bis zu 80 GFLOPS/Watt erreichen. Dieses Niveau der Fließkomma-Energieeffizienz ist eine bedeutende Innovation für die Fließkomma-Verarbeitungsbranche, die Leistung zu einem Bruchteil der Leistung alternativer Rechenelemente bietet.
Optimierter und integrierter Designeintrag
Der Entwurf mit Fließkomma-Operationen kann über eine Reihe von Entwurfsabläufen erreicht werden:
- Intel® FPGA IP-Kerne.
- DSP Builder for Intel® FPGAs modellbasierter Entwurfsablauf.
- OpenCL* C-basierter Design-Flow.
- HDL-Vorlagen in Verilog HDL und VHDL.
KI-Tensor-Block
Unter Verwendung von Intel® Stratix® 10 NX FPGA können AI-Beschleunigungsdesigns bis zu 143 INT8/Block Floating Point 16 (Block FP16) TOPS/TFLOPS bei ~1 TOPS/W oder 286 INT4/Block Floating Point 12 (Block FP12) TOPS/TFLOPS bei ~2 TOPS/W erreichen. 3. Möglich wird dieser Rechendurchsatz durch einen neuen Typ von KI-optimierten Rechenblöcken, den so genannten AI Tensor Block. In der Architektur des AI Tensor Blocks sind drei Punktprodukt-Einheiten enthalten, von denen jede zehn Multiplikatoren und zehn Akkumulatoren hat, also insgesamt 30 Multiplikatoren und 30 Akkumulatoren in jedem Block. Die Architektur des AI Tensor Blocks ist auf gängige Matrix-Matrix- oder Vektor-Matrix-Multiplikationen abgestimmt, die in einem breiten Bereich von AI-Berechnungen verwendet werden, und ist so konzipiert, dass sie sowohl bei kleinen als auch bei großen Matrixgrößen effizient arbeitet.
Intel® Stratix® 10 NX FPGA AI Tensor Block
Die AI Tensor Block Multiplizierer haben eine Basispräzision von INT8 und INT4 und unterstützen die numerischen Formate Block Floating Point 16 (Block FP16) und Block Floating Point 12 (Block FP12) durch Hardware zur Unterstützung von geteilten Exponenten. Alle Additionen oder Akkumulationen können mit INT32 oder IEEE754 single-precision floating point (FP32) Präzision durchgeführt werden und mehrere AI Tensor Blocks können kaskadiert werden, um größere Matrizen zu unterstützen.
SEU Mitigation
Single-Event-Upsets (SEUs) sind seltene, unbeabsichtigte Änderungen des Zustands interner Speicherelemente, die durch Strahlungseffekte verursacht werden. Die Änderung des Zustands führt zu einem weichen Fehler, und es entsteht kein dauerhafter Schaden am Gerät.
Intel® Stratix® 10 Bauelemente haben aufgrund der hohen SEU-Immunität des 14-nm-Tri-Gate-Prozesses von Intel von Haus aus niedrige Upset-Raten. Außerdem bietet Intel feinkörnige Funktionen, mit denen Sie feststellen können, wo in Ihrem Entwurf eine Störung aufgetreten ist, damit Sie Ihr System so gestalten können, dass es angemessen reagiert.
Intel® Stratix® 10 FPGAs und SoCs gewährleisten eine hohe Zuverlässigkeit und bieten Funktionen zur SEU-Minderung.
- Advanced SEU Detection (ASD).
- Empfindlichkeitsverarbeitung.
- Hierarchische Kennzeichnung
- Fehlerinjektion.
- Verwendung zur Charakterisierung und Verbesserung Ihrer Entwürfe.
Weitere Informationen
Hard Prozessor System
Die Intel® Stratix® 10 SoCs bauen auf Intels Führungsposition bei SoCs auf und enthalten ein Hard-Prozessor-System (HPS) der nächsten Generation, um die leistungsstärksten und energieeffizientesten SoCs der Branche zu liefern. Das Herzstück des HPS ist ein hocheffizienter Quad-Core ARM* Cortex*-A53 Prozessor-Cluster. Dieser Prozessor ist für eine extrem hohe Leistung pro Watt optimiert, was den Stromverbrauch im Vergleich zu SoC-FPGAs der vorherigen Generation um bis zu 50 % reduziert. Außerdem enthält der HPS eine Systemspeicher-Verwaltungseinheit, eine Cache-Kohärenzeinheit, einen Hard-Memory-Controller und einen umfangreichen Satz an eingebetteten Peripheriegeräten.
Intel® Stratix® 10 SoC Entwicklungswerkzeuge
Die Intel® SoC FPGA Embedded Development Suite (SoC EDS) mit ARM* Development Studio* 5 (DS- 5*) unterstützt Intel® Stratix® 10 SoCs und bietet heterogenes Debugging, Profiling und Whole-Chip-Visualisierung. Das SoC-EDS vereint alle Software-Debugging-Informationen aus den CPU- und FPGA-Domänen und stellt sie in einer organisierten Form innerhalb der Standard-DS-5-Benutzeroberfläche dar. Das Toolkit ermöglicht den Anwendern ein noch nie dagewesenes Maß an Debugging-Transparenz und -Kontrolle, was zu erheblichen Produktivitätssteigerungen führt.
Weitere Informationen finden Sie auf der Intel® Stratix® 10 SoC Seite.
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Support-Ressourcen
Ressourcen-Center für Schulung, Dokumentation, Downloads, Tools und Support-Optionen.
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Produkt- und Leistungsinformationen
Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.de/benchmarks.
Tests messen die Leistung von Komponenten bei einem bestimmten Test und mit bestimmten Systemen. Unterschiede in der Hardware, der Software oder der Konfiguration des Systems beeinflussen die tatsächliche Leistung. Wer vor dem Kauf die Leistungsfähigkeit bewerten möchte, sollte hierzu andere Informationsquellen heranziehen. Ausführlichere Angaben über die Leistung und Benchmarkergebnisse finden Sie unter www.intel.com/benchmarks.
Auf Basis interner Schätzwerte von Intel.
Tests messen die Leistung von Komponenten bei einem bestimmten Test und mit bestimmten Systemen. Unterschiede in der Hardware, der Software oder der Konfiguration des Systems beeinflussen die tatsächliche Leistung. Wer vor dem Kauf die Leistungsfähigkeit bewerten möchte, sollte hierzu andere Informationsquellen heranziehen. Ausführlichere Angaben über die Leistung und Benchmarkergebnisse finden Sie unter www.intel.com/benchmarks.
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